JPS58210636A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58210636A JPS58210636A JP9291582A JP9291582A JPS58210636A JP S58210636 A JPS58210636 A JP S58210636A JP 9291582 A JP9291582 A JP 9291582A JP 9291582 A JP9291582 A JP 9291582A JP S58210636 A JPS58210636 A JP S58210636A
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- JP
- Japan
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- wiring
- layer
- power supply
- wiring layer
- element region
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に係シ、特にマスタース
ライス方式を採用した装置に関わるものである。
ライス方式を採用した装置に関わるものである。
マスタースライス方式の半導体集積回路装置は、予め複
数の素子からなる基本セルを半導体基板に多数作り込ん
でおき、配線層並びに接続穴を変更することにより所望
の回路動作を得ようとするもので、新た外機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。
数の素子からなる基本セルを半導体基板に多数作り込ん
でおき、配線層並びに接続穴を変更することにより所望
の回路動作を得ようとするもので、新た外機能の回路の
要望に対し、比較的簡単に対処出来る特徴を有している
。
すなわち、金属配線を形成する以前の工程によ）作成さ
れる半導体チップは、全ての機能回路に共通であるため
、上記方式を採用すると、開発期間の短縮、製造コスト
の低減が図れ、多品種小量生産を可能とする。
れる半導体チップは、全ての機能回路に共通であるため
、上記方式を採用すると、開発期間の短縮、製造コスト
の低減が図れ、多品種小量生産を可能とする。
マスタースライス方式によるゲートアレイ型大規模集積
回路装置の一般的な例を第１図に示す。すなわち、この
半導体集積回路装置は半導体チップ上が、素子領域１．
配線領域２．入出力端子並びに入出力回路領域３に分け
られている。素子領域１への電源供給は、通常、素子領
域１上にｖＤＤとＧＮＤとからなる配線４（第１層）を
設けることによって行なわれ、また、素子領域１０機能
ブロック間の接続は配線領域２上に設けられる配線パタ
ーン（第２層）によって行なわれる。
回路装置の一般的な例を第１図に示す。すなわち、この
半導体集積回路装置は半導体チップ上が、素子領域１．
配線領域２．入出力端子並びに入出力回路領域３に分け
られている。素子領域１への電源供給は、通常、素子領
域１上にｖＤＤとＧＮＤとからなる配線４（第１層）を
設けることによって行なわれ、また、素子領域１０機能
ブロック間の接続は配線領域２上に設けられる配線パタ
ーン（第２層）によって行なわれる。
しかし、この方式では、大規模化に伴って、素子領域が
細長くなると電源配線の抵抗、インダクタンスが増大し
、性能低下を招く不都合があった。そこで、配線層を３
層とした構造も考えられている。第２図に３層配線を用
いたダートアレイ型大規模集積回路装置の電源配線の例
を示し１．ｔた第３図に素子領域の構造を示す。
細長くなると電源配線の抵抗、インダクタンスが増大し
、性能低下を招く不都合があった。そこで、配線層を３
層とした構造も考えられている。第２図に３層配線を用
いたダートアレイ型大規模集積回路装置の電源配線の例
を示し１．ｔた第３図に素子領域の構造を示す。
第３層の金属を用いて、電源幹線５を設け、これを素子
領域１上の特定の場所で第１もしくは第２配線層によっ
て設けられた電源支線６に接続する。したがって、素子
領域１内に電源幹線５と電源支線６とを接続する領域（
電源分枝セルフと呼ぶ）を必要とする。このため、この
方式では、機能ブロック８を電源分枝セルフ上に配置出
来ず、配置の自由度が制限され、また素子利用効率の低
下を招く欠点があった。
領域１上の特定の場所で第１もしくは第２配線層によっ
て設けられた電源支線６に接続する。したがって、素子
領域１内に電源幹線５と電源支線６とを接続する領域（
電源分枝セルフと呼ぶ）を必要とする。このため、この
方式では、機能ブロック８を電源分枝セルフ上に配置出
来ず、配置の自由度が制限され、また素子利用効率の低
下を招く欠点があった。
本発明は、上記事情を考慮してなされたもので、マスタ
ースライス方式によるゲートアレイ型大規模集積回路に
適した半導体集積回路装置を提供することを目的として
いる。
ースライス方式によるゲートアレイ型大規模集積回路に
適した半導体集積回路装置を提供することを目的として
いる。
本発明によれば、少なくとも素子領域上に電源支線を設
けるとともに上記素子領域に近接した配線領域上に上記
電源支線に接続される電源幹線を設け、これら電源線を
同一配線層で構成している。また、素子領域の機能ブロ
ック相互の信号端は配線領域において上記配線層とはそ
れぞれ異なる配線層によって接続される。
けるとともに上記素子領域に近接した配線領域上に上記
電源支線に接続される電源幹線を設け、これら電源線を
同一配線層で構成している。また、素子領域の機能ブロ
ック相互の信号端は配線領域において上記配線層とはそ
れぞれ異なる配線層によって接続される。
本発明によれば従来技術に比べ、下記の効果が得られる
。すなわち、電源幹線を幅広く出来るため、抵抗、イン
ダクタンスを小さく出来、性能向上を図れる。また、素
子領域内に電源分枝用セルを設けなくてよいので、機能
ブロック配置の自由度が増し、素子の利用効果を向上で
きる。さらに、配線領域の信号配線として、基板からの
間隔が大きく静電容量の少ないそれぞれ異なる配線層を
使うため、低容量な配線となり、信号の遅延を少なくで
き、高性能化を図れる。
。すなわち、電源幹線を幅広く出来るため、抵抗、イン
ダクタンスを小さく出来、性能向上を図れる。また、素
子領域内に電源分枝用セルを設けなくてよいので、機能
ブロック配置の自由度が増し、素子の利用効果を向上で
きる。さらに、配線領域の信号配線として、基板からの
間隔が大きく静電容量の少ないそれぞれ異なる配線層を
使うため、低容量な配線となり、信号の遅延を少なくで
き、高性能化を図れる。
第４図に本発明を適用したゲートアレイ型大規模集積回
路の例を示す◎ 素子領域１０両側に近接させて第１配線層で電源幹線９
が設けてあり、電源幹線９と素子領域１内部の電源支線
６とは、所々で第１または第２配線層に所属する配線１
４で接続されている。素子領域１上に配置された機能ブ
ロック５− １３の入出力端子は第２配線層を用いて素子領域１の端
に引き出されておシ、これらの配線領域２における配線
は第２配線層に所属する配線１０と第３配線層に所属す
る配線１１と接続穴１２とによって行なわれている。
路の例を示す◎ 素子領域１０両側に近接させて第１配線層で電源幹線９
が設けてあり、電源幹線９と素子領域１内部の電源支線
６とは、所々で第１または第２配線層に所属する配線１
４で接続されている。素子領域１上に配置された機能ブ
ロック５− １３の入出力端子は第２配線層を用いて素子領域１の端
に引き出されておシ、これらの配線領域２における配線
は第２配線層に所属する配線１０と第３配線層に所属す
る配線１１と接続穴１２とによって行なわれている。
したがって、上記構成であると、電源幹線９０幅を広く
できるし、電源分枝用セルを必要としないし、また配線
１０．１１を素子領域１から離すことができるので結局
、前述した効果が得られることになる。
できるし、電源分枝用セルを必要としないし、また配線
１０．１１を素子領域１から離すことができるので結局
、前述した効果が得られることになる。
なお、本発明は、配線層数が３の場合に限られるもので
はなく、更に多層の場合にも適用できる。
はなく、更に多層の場合にも適用できる。
第１図は従来のマスタースライス方式によるｒ−）アレ
イ型大規模集積回路装置の構成例を示す図。 第２図は同じ〈従来の３層配線を用いたゲートアレイ型
大規模集積回路装置の構成例を示す図。 ６一 ・凭′−３図は第２図に示す装置の素子領域の拡大図。 第４図は本発明の一実施例に係る半導体集積回路装置の
構成図である。 ９・・・第１配線層で作られた電源幹線、１０・・・第
２配線層で作られた信号配線、１１・・・第３配線層で
作られた信号配線、１２・・・接続穴、１３・・・機能
ブロック。 出願人代理人 弁理士 鈴 江 武 彦７− 第１図 Ｃ） １８Ｓ
イ型大規模集積回路装置の構成例を示す図。 第２図は同じ〈従来の３層配線を用いたゲートアレイ型
大規模集積回路装置の構成例を示す図。 ６一 ・凭′−３図は第２図に示す装置の素子領域の拡大図。 第４図は本発明の一実施例に係る半導体集積回路装置の
構成図である。 ９・・・第１配線層で作られた電源幹線、１０・・・第
２配線層で作られた信号配線、１１・・・第３配線層で
作られた信号配線、１２・・・接続穴、１３・・・機能
ブロック。 出願人代理人 弁理士 鈴 江 武 彦７− 第１図 Ｃ） １８Ｓ
Claims (2)
- （１）半導体基板に複数個の能動素子からなる基本セル
を複数個配列し集積してなるチップに必要に応じた配線
パターンを施して所望の回路動作を実現するマスタース
ライス方式の半導体集積回路装置において、配線層数が
第１層から第ｎ層までの全部でｎ層あるとき、素子領域
上の配線が第１から薬量配線層（但し１（ｎ）を用いて
行なわれ、配線領域では第ｊ（但しｊ≦ｌ）から第ｎ配
線層を用いて配線が行なわれ、かつ素子領域に近接した
配線領域に第１層から第ｊ−１配線層までのいずれか１
層を使って電源幹線上ゝ゛設けられてなることを特徴と
する半導体集積回路装置。 - （２） 前記配線層数は３層であって、素子領域上の
配線は第１．第２配線層が用いられ、配線領域では第２
．第３配線層が用いられ、素子領１− 域に近接した配線領域に第１配線層を使って電源幹線が
設けられてなることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9291582A JPS58210636A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9291582A JPS58210636A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58210636A true JPS58210636A (ja) | 1983-12-07 |
| JPH0475665B2 JPH0475665B2 (ja) | 1992-12-01 |
Family
ID=14067775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9291582A Granted JPS58210636A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210636A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62216342A (ja) * | 1986-03-18 | 1987-09-22 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS62226641A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体論理集積回路装置のレイアウト方法 |
| JPH0282638A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432085A (en) * | 1977-08-16 | 1979-03-09 | Mitsubishi Electric Corp | Semiconductor intergrated circuit |
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-05-31 JP JP9291582A patent/JPS58210636A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432085A (en) * | 1977-08-16 | 1979-03-09 | Mitsubishi Electric Corp | Semiconductor intergrated circuit |
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62216342A (ja) * | 1986-03-18 | 1987-09-22 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS62226641A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体論理集積回路装置のレイアウト方法 |
| JPH0282638A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475665B2 (ja) | 1992-12-01 |
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