JPS58164243A - マスタ−スライス方式集積回路装置 - Google Patents
マスタ−スライス方式集積回路装置Info
- Publication number
- JPS58164243A JPS58164243A JP4771282A JP4771282A JPS58164243A JP S58164243 A JPS58164243 A JP S58164243A JP 4771282 A JP4771282 A JP 4771282A JP 4771282 A JP4771282 A JP 4771282A JP S58164243 A JPS58164243 A JP S58164243A
- Authority
- JP
- Japan
- Prior art keywords
- regions
- wiring
- transistors
- master slice
- slice type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔鈍明り技術分野〕
本発明は、マスタースライス方式集積回路に関する・
〔発明の技術的背景とその問題点〕
近年、大規模集積−路（以下、単ＫＬ８１と記す。）は
、その開発、脣に設計に非常に多くの時間と費用を必要
とすることが知られている。
、その開発、脣に設計に非常に多くの時間と費用を必要
とすることが知られている。
そこで、臀に少斂生産のカスタムＬＳＩを短期間、低価
格でＩｌ弛することを■的としたマスタースライス方式
を採用したものが製造されている・このマスタースライ
ス方式を採用したものは、一路な構成するトランジスタ
や抵抗のような（ロ）路嵩子を規動的に配列したチップ
（通常マスターチップと称せられる。）を配列したりエ
ム（マスタースライス）を予め作製しておき。
格でＩｌ弛することを■的としたマスタースライス方式
を採用したものが製造されている・このマスタースライ
ス方式を採用したものは、一路な構成するトランジスタ
や抵抗のような（ロ）路嵩子を規動的に配列したチップ
（通常マスターチップと称せられる。）を配列したりエ
ム（マスタースライス）を予め作製しておき。
Ｌ１９Ｉの注文を−けた時点で一路に応じて配線パター
ン等を設計し、その配−製造工程を施すことＫよって所
望のＬ８１％！−完成したものである。菖１−は、所定
の一路素子が配置された所−マスタースライス１から１
配置パターンに応じたＬａ１Ｊ鳳・・・１ｉが得られる
マスタースライス方式を示すＩＩ！−閣である。配−０
層数としては、２層の配一層を変えることによって個々
の一路を夷楓する場合と１層の配一層のみを変えること
によって夷楓する場合がある。２層の場合は過賞内層と
も金属場が用いられている。
ン等を設計し、その配−製造工程を施すことＫよって所
望のＬ８１％！−完成したものである。菖１−は、所定
の一路素子が配置された所−マスタースライス１から１
配置パターンに応じたＬａ１Ｊ鳳・・・１ｉが得られる
マスタースライス方式を示すＩＩ！−閣である。配−０
層数としては、２層の配一層を変えることによって個々
の一路を夷楓する場合と１層の配一層のみを変えること
によって夷楓する場合がある。２層の場合は過賞内層と
も金属場が用いられている。
１１１２ｉＩＮ２は、マスターナツブ１の一例を示すも
の、である、マスターチップ１の中央部には、トランジ
スタ等の回路素子（基本セル）が規期的に配列されたブ
ロック列４が配騙領域５を介して配置されている・配！
Ｉ領域５には、たて方向と横方向の金属層による配線と
それらを接続するスルーホールが形成されている。ブロ
ック列４と配ｆｌＡ領域５の全体を囲むようにして周辺
ブロック６が形成されている・このようなマスターチッ
プ３のブロック列４ＫｊＫ３図に示す如く、外部配Ｉｍ
＃によって例えば相補ｆｆ１Ｍ０８回路７が形成されて
いるとすると、その−素子７ａ（基本セル）の拡大図は
１ｉＥＡ図に示す通りである・縞４図中ｒａ１は、ゲー
トであり、ゲート１ｍｌは、ドレイン７畠２及びソース
ＦａＪで挾まれている・ゲー）Ｆ暑１は、Ｐチャネル貴
７１８４とＮチャネル＄９７ ａ Ｊに跨っており％Ｎ
チャネル１１１畠５のソース１１３、ドレイン１ａ２は
、Ｐｗｅ １１層１暑６中に形成されている。
の、である、マスターチップ１の中央部には、トランジ
スタ等の回路素子（基本セル）が規期的に配列されたブ
ロック列４が配騙領域５を介して配置されている・配！
Ｉ領域５には、たて方向と横方向の金属層による配線と
それらを接続するスルーホールが形成されている。ブロ
ック列４と配ｆｌＡ領域５の全体を囲むようにして周辺
ブロック６が形成されている・このようなマスターチッ
プ３のブロック列４ＫｊＫ３図に示す如く、外部配Ｉｍ
＃によって例えば相補ｆｆ１Ｍ０８回路７が形成されて
いるとすると、その−素子７ａ（基本セル）の拡大図は
１ｉＥＡ図に示す通りである・縞４図中ｒａ１は、ゲー
トであり、ゲート１ｍｌは、ドレイン７畠２及びソース
ＦａＪで挾まれている・ゲー）Ｆ暑１は、Ｐチャネル貴
７１８４とＮチャネル＄９７ ａ Ｊに跨っており％Ｎ
チャネル１１１畠５のソース１１３、ドレイン１ａ２は
、Ｐｗｅ １１層１暑６中に形成されている。
而して、このような素子の高速動作を連成するためには
、トランジスタの−をＷ、長さをり。
、トランジスタの−をＷ、長さをり。
とするとトランジスタのインピーダンスが訴に比例する
から、Ｗを大きくするかＬを小さくすれば嵐い、このう
ちＬは加工技ＩＩＫよって決まるものであり、Ｗを大き
くするのが望ましいことが判る・この点に着目してｓａ
ｇ及び第６ｉｉＩｋ示す如く、トランジスタの幅Ｗを大
きくすると、その分だけ一嵩子ｒ畠′ （基本セル）が
太き（なる、Ｉｌって、このような−素子７１′を多数
個配列して外部配線１で接続し、所謂Ｌ８Ｉ＃をｌ１ｌ
ｌｊ１すると、チップの高さ方向が大きくなり、調造コ
ストが高くなる欠点があった。
から、Ｗを大きくするかＬを小さくすれば嵐い、このう
ちＬは加工技ＩＩＫよって決まるものであり、Ｗを大き
くするのが望ましいことが判る・この点に着目してｓａ
ｇ及び第６ｉｉＩｋ示す如く、トランジスタの幅Ｗを大
きくすると、その分だけ一嵩子ｒ畠′ （基本セル）が
太き（なる、Ｉｌって、このような−素子７１′を多数
個配列して外部配線１で接続し、所謂Ｌ８Ｉ＃をｌ１ｌ
ｌｊ１すると、チップの高さ方向が大きくなり、調造コ
ストが高くなる欠点があった。
本発−は、チップナイズを小さくしてしかも高速動作な
遁威し、かつ１価格を低減させたマスタースライス方式
集積−路装置を提供することをその門的とするものであ
る。
遁威し、かつ１価格を低減させたマスタースライス方式
集積−路装置を提供することをその門的とするものであ
る。
本ｌｉ＠は、トランジスタ領域を配線領域まで地山させ
ることｋより、トランジスタ幅を大きくして小さなチッ
プナイズの下で高速動作な遍成し、かつ、価格を低減せ
しめたマスタースライス方式集積（９）路装置である。
ることｋより、トランジスタ幅を大きくして小さなチッ
プナイズの下で高速動作な遍成し、かつ、価格を低減せ
しめたマスタースライス方式集積（９）路装置である。
第７図は、本発明の一爽施例のＩｌ部を示す平面図、第
８図は、同夾施例の■−■線に桐５断面−１第９図は、
同寮施例の平ａｉ図である。鶴７図及び鮪８図中１０は
、Ｎｕｎ導体基職である。苧導体基＠１０の所定領域に
はＰ−Ｗｅｌ１層１１層形１されている。牛導体基１１
Ｌ１０には、Ｐ−Ｗｅｌ１層１１層形１素子領域１２と
素子領域１２’４ｒ：挾むように両側に配ａｉｍ域１３
が形成されている。素子領域１２は、後述するＮチャネ
ルトランジスタ１４とＰチャネルトランジスタ１６から
なる能動素子ＩＣが形成されている・この能動素子１６
は所定方向（例えば横方向）に泪って多数個配列されて
第９図に示す如くブロック列１１を構成している。この
ブロック列１７と配線領域ＩＪが交互に配置されてマス
タースライス方式集積回路装置すが構成されている。而
して、Ｎチャネルトランジスタ１ｊは、第７図及び第８
図に示す如（、Ｐ−Ｗｅｌｌ 層１１Ｋｍ威されたＮ瀧
不純物領域からなるソース１ｊ１、ドレインＩＪ−と、
このソース１５Ｍ、ドレインＪｉｂ間のチャネル上にゲ
ート酸化膜ＪＪＣを介して形成されたゲート１ξｄとで
構成されている・ゲー）ｆａｄ上には、絶縁層１５ｅを
介してツースＩＪ自、ドレインＪａｂＫ接続する取崩＠
１ｌＪＪｆとゲート、ｆａｄに接続する取出配■ｌｉｔ
が積層されている。取出配線１ｓｔは、配−領域ＪＪＫ
設けられた配線ｘ Ｊ ＫＩＩｌ！されている。このＮ
チャネルトランジスタＩＪの喝部は、絶縁層を介して配
＠ＪＪと電気的に分−した状態で、配線領域ＪＪＫ延出
されている。
８図は、同夾施例の■−■線に桐５断面−１第９図は、
同寮施例の平ａｉ図である。鶴７図及び鮪８図中１０は
、Ｎｕｎ導体基職である。苧導体基＠１０の所定領域に
はＰ−Ｗｅｌ１層１１層形１されている。牛導体基１１
Ｌ１０には、Ｐ−Ｗｅｌ１層１１層形１素子領域１２と
素子領域１２’４ｒ：挾むように両側に配ａｉｍ域１３
が形成されている。素子領域１２は、後述するＮチャネ
ルトランジスタ１４とＰチャネルトランジスタ１６から
なる能動素子ＩＣが形成されている・この能動素子１６
は所定方向（例えば横方向）に泪って多数個配列されて
第９図に示す如くブロック列１１を構成している。この
ブロック列１７と配線領域ＩＪが交互に配置されてマス
タースライス方式集積回路装置すが構成されている。而
して、Ｎチャネルトランジスタ１ｊは、第７図及び第８
図に示す如（、Ｐ−Ｗｅｌｌ 層１１Ｋｍ威されたＮ瀧
不純物領域からなるソース１ｊ１、ドレインＩＪ−と、
このソース１５Ｍ、ドレインＪｉｂ間のチャネル上にゲ
ート酸化膜ＪＪＣを介して形成されたゲート１ξｄとで
構成されている・ゲー）ｆａｄ上には、絶縁層１５ｅを
介してツースＩＪ自、ドレインＪａｂＫ接続する取崩＠
１ｌＪＪｆとゲート、ｆａｄに接続する取出配■ｌｉｔ
が積層されている。取出配線１ｓｔは、配−領域ＪＪＫ
設けられた配線ｘ Ｊ ＫＩＩｌ！されている。このＮ
チャネルトランジスタＩＪの喝部は、絶縁層を介して配
＠ＪＪと電気的に分−した状態で、配線領域ＪＪＫ延出
されている。
また、Ｐチャネルトランジスタ１４は、素子領域１２か
ら配−領域ＪＪＫ延出されたＰ湿不純物領域からなるソ
ース７４８％ドレインＪ４ｂと、このソース１４ｍ、ド
レインＪＪｂ間のチャネル上にゲート酸化膜Ｊ４Ｇを介
して形成されたゲート１４−とで構成されているΦゲー
ト１４ｄ上には、絶縁層を介してソース１４ｍ。
ら配−領域ＪＪＫ延出されたＰ湿不純物領域からなるソ
ース７４８％ドレインＪ４ｂと、このソース１４ｍ、ド
レインＪＪｂ間のチャネル上にゲート酸化膜Ｊ４Ｇを介
して形成されたゲート１４−とで構成されているΦゲー
ト１４ｄ上には、絶縁層を介してソース１４ｍ。
ドレイン１４ｂｌｌＣ績統するｌ１ｉｔｔＢ配−（図示
せず）とゲート１４ｄＫ＠続するＩＩｌ出配鱒１４ｔｈ
が形成されており、この取出部＠１４ｍは、配線領域１
３に設けられた配ｌ！２１に接続されている。
せず）とゲート１４ｄＫ＠続するＩＩｌ出配鱒１４ｔｈ
が形成されており、この取出部＠１４ｍは、配線領域１
３に設けられた配ｌ！２１に接続されている。
このように＃Ｉ成されたマスタースライス方式集積回路
装置２０によれば、Ｎチャネルトランジスタ１５及びＰ
チャネルトランジスタ１４が配Ｉｗ２１と電気的に分離
された状態で配−領域１３まで延出されているので、素
子領域１１内で能動素子が形成された従来のものに比べ
て延出分だけトランジスタの幅Ｗ′が大きくなっている
。その結果、トランジスタ長をＬとすると、Ｗ’／Ｌが
大きくなるので高速動作を達成することができる。しか
も、能動素子１６が形成された素子領域１２を拡大する
必要がないので、チップサイズを小さくして価格の低減
を図ることができる・ 尚、実施例では、Ｎチャネルトランジスタ１５、Ｐチャ
ネルトランジスタ１４の全てを配＊＊域１３に延出した
ものについてｌ！明したが、この他にも所定のトランジ
スタだけを遍択的に配ｌｌｌ１ｉｉｉ域７１に延出し、
所望の消費電力の下で高速動作が遥成できるようＫして
も良いことは勿論である・ ＄１１０閣に示す如く、ソース１４ｍ’ 、ｌ１ｊａ’
、ドレイｙｌａｂ’ 、１１ｂ’の不純愉領域は、コン
タクトホール２−の形成された素子領域の幅Ｗｃ をＩ
ｉ＠まで小さくして、可能な限り配線領域のＦ方に延出
するよ５Ｋしても嵐いことは勿論である・ 〔発明の効果〕 以上ＩＭ！明した如く、本発明に係るマスタースライス
方式集積關１１１ＭｔＫよれば、チップ夛九ズを小さく
してしかも高速動作な逼成し、かつ、価格を低減させる
ことができる等−着な効果を奏するものである。
装置２０によれば、Ｎチャネルトランジスタ１５及びＰ
チャネルトランジスタ１４が配Ｉｗ２１と電気的に分離
された状態で配−領域１３まで延出されているので、素
子領域１１内で能動素子が形成された従来のものに比べ
て延出分だけトランジスタの幅Ｗ′が大きくなっている
。その結果、トランジスタ長をＬとすると、Ｗ’／Ｌが
大きくなるので高速動作を達成することができる。しか
も、能動素子１６が形成された素子領域１２を拡大する
必要がないので、チップサイズを小さくして価格の低減
を図ることができる・ 尚、実施例では、Ｎチャネルトランジスタ１５、Ｐチャ
ネルトランジスタ１４の全てを配＊＊域１３に延出した
ものについてｌ！明したが、この他にも所定のトランジ
スタだけを遍択的に配ｌｌｌ１ｉｉｉ域７１に延出し、
所望の消費電力の下で高速動作が遥成できるようＫして
も良いことは勿論である・ ＄１１０閣に示す如く、ソース１４ｍ’ 、ｌ１ｊａ’
、ドレイｙｌａｂ’ 、１１ｂ’の不純愉領域は、コン
タクトホール２−の形成された素子領域の幅Ｗｃ をＩ
ｉ＠まで小さくして、可能な限り配線領域のＦ方に延出
するよ５Ｋしても嵐いことは勿論である・ 〔発明の効果〕 以上ＩＭ！明した如く、本発明に係るマスタースライス
方式集積關１１１ＭｔＫよれば、チップ夛九ズを小さく
してしかも高速動作な逼成し、かつ、価格を低減させる
ことができる等−着な効果を奏するものである。
篇１図は、マスタースライス方式によって得られる集積
回路装置の説＠図、謔２噸は、マスタースライス方式集
積（２）路装置の平１ｒａ）ｃｌ、１１３図は、従来の
マスタースライス方式ｌＩｋ槓ＦｉＡ路装置の平面図、
＃！４図は、同マスタースライス方式＃ｌ槓回路装置の
要部拡大平面図、第５−は。 改嵐された従来のマスタースライス方式製ｔＩＩＥ１ｉ
！ｉ懺置の要部拡大平面−１＃Ｉ６−は、同マスタース
ライス方式集積回Ｍ装置の平面図、亀７図は、本発明の
一実施例の置部拡大−１＊５ｆｊＩＪは、同実施例の鴇
−■ＩｓＫ泪う断面図、第９−は、同笑施例の平面図、
１４１０図は、本発明の他の実施例の平面−である。 １０・・・半導体基板、１１・・・Ｐ−Ｗｅｌ１層、１
ｚ・・・素子領域、１３・・・配線領域、１４・・・Ｎ
チャネルトランジスタ、１５・・・Ｐチャネルトランジ
スタ、１６・・・能動素子、１１・・・ブロック列、７
６・・・マスタースライス方式集積回路装置、２１・・
・配−１１５ｍ・・・ソース、１６ｂ・・・トレイン、
１６Ｃ・・・ゲート酸化膜、１５ｄ・・・ゲー）％ ｓ
ｅｅ・・・絶縁層、ｘｓｆ・・・取出配線、２１・・・
配線、１４畠・・・ソース、１４ｂ・・・ドレイン、１
４Ｃ・・・ゲート酸化膜、Ｊ４ｅ・・・取出配縁。 第１図 罰 ３ＩＩ Ｌ−４−一戸−ｕ−一−−づ辷−−−一−−−８ 第 ７１１ 第８図 麺 ９１１ 谷 第１０図
回路装置の説＠図、謔２噸は、マスタースライス方式集
積（２）路装置の平１ｒａ）ｃｌ、１１３図は、従来の
マスタースライス方式ｌＩｋ槓ＦｉＡ路装置の平面図、
＃！４図は、同マスタースライス方式＃ｌ槓回路装置の
要部拡大平面図、第５−は。 改嵐された従来のマスタースライス方式製ｔＩＩＥ１ｉ
！ｉ懺置の要部拡大平面−１＃Ｉ６−は、同マスタース
ライス方式集積回Ｍ装置の平面図、亀７図は、本発明の
一実施例の置部拡大−１＊５ｆｊＩＪは、同実施例の鴇
−■ＩｓＫ泪う断面図、第９−は、同笑施例の平面図、
１４１０図は、本発明の他の実施例の平面−である。 １０・・・半導体基板、１１・・・Ｐ−Ｗｅｌ１層、１
ｚ・・・素子領域、１３・・・配線領域、１４・・・Ｎ
チャネルトランジスタ、１５・・・Ｐチャネルトランジ
スタ、１６・・・能動素子、１１・・・ブロック列、７
６・・・マスタースライス方式集積回路装置、２１・・
・配−１１５ｍ・・・ソース、１６ｂ・・・トレイン、
１６Ｃ・・・ゲート酸化膜、１５ｄ・・・ゲー）％ ｓ
ｅｅ・・・絶縁層、ｘｓｆ・・・取出配線、２１・・・
配線、１４畠・・・ソース、１４ｂ・・・ドレイン、１
４Ｃ・・・ゲート酸化膜、Ｊ４ｅ・・・取出配縁。 第１図 罰 ３ＩＩ Ｌ−４−一戸−ｕ−一−−づ辷−−−一−−−８ 第 ７１１ 第８図 麺 ９１１ 谷 第１０図
Claims (1)
- 【特許請求の範囲】 多数個の能動素子が所定の配置に配列されたブロック列
と、前記能動素子を電気的ＫＩＩ絖する配線が形成され
た配線領域と、前記配−と電気的に分離した状態で前記
配ａｉｍ域に延出され。 前記能動素子を構成するトランジスタとを＾備すること
を特徴とするマスタースライス方式集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4771282A JPS58164243A (ja) | 1982-03-25 | 1982-03-25 | マスタ−スライス方式集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4771282A JPS58164243A (ja) | 1982-03-25 | 1982-03-25 | マスタ−スライス方式集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164243A true JPS58164243A (ja) | 1983-09-29 |
Family
ID=12782914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4771282A Pending JPS58164243A (ja) | 1982-03-25 | 1982-03-25 | マスタ−スライス方式集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164243A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766476A (en) * | 1984-06-19 | 1988-08-23 | Siemens Aktiengesellschaft | C-MOS technology base cell |
| JPS63296239A (ja) * | 1987-05-27 | 1988-12-02 | Nec Ic Microcomput Syst Ltd | ゲ−トアレイ |
| EP0353243A1 (en) * | 1987-03-31 | 1990-02-07 | Unisys Corporation | Improved density semicustom integrated circuit chip |
| US5168342A (en) * | 1989-01-30 | 1992-12-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of the same |
-
1982
- 1982-03-25 JP JP4771282A patent/JPS58164243A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766476A (en) * | 1984-06-19 | 1988-08-23 | Siemens Aktiengesellschaft | C-MOS technology base cell |
| EP0353243A1 (en) * | 1987-03-31 | 1990-02-07 | Unisys Corporation | Improved density semicustom integrated circuit chip |
| JPS63296239A (ja) * | 1987-05-27 | 1988-12-02 | Nec Ic Microcomput Syst Ltd | ゲ−トアレイ |
| US5168342A (en) * | 1989-01-30 | 1992-12-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH058585B2 (ja) | ||
| JPH0434309B2 (ja) | ||
| JPS58164243A (ja) | マスタ−スライス方式集積回路装置 | |
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JPS5851557A (ja) | 大規模集積回路装置 | |
| JPS5843904B2 (ja) | 半導体装置の製作方法 | |
| JPH0122736B2 (ja) | ||
| JP2522678B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH0534832B2 (ja) | ||
| JPS58210636A (ja) | 半導体集積回路装置 | |
| JPH0563944B2 (ja) | ||
| JPS61191047A (ja) | 半導体集積回路装置 | |
| JPH02174258A (ja) | 遅延セル | |
| JP2002026298A (ja) | 半導体装置 | |
| JPS62169445A (ja) | 半導体装置 | |
| JPH03145762A (ja) | マスタースライス集積回路 | |
| JPH01175753A (ja) | 半導体集積回路装置の製造方法 | |
| JP2003031777A (ja) | 半導体装置 | |
| JPS644667B2 (ja) | ||
| JPH0548047A (ja) | 半導体装置 | |
| JPS60103643A (ja) | 半導体装置 | |
| JPH05198784A (ja) | Ｌｓｉマスタスライスチップ | |
| JPH03116868A (ja) | 半導体集積回路装置 | |
| JPH01194462A (ja) | メモリセル | |
| JPH0158870B2 (ja) |