JPH02174258A - 遅延セル - Google Patents

遅延セル

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Publication number
JPH02174258A
JPH02174258A JP63330049A JP33004988A JPH02174258A JP H02174258 A JPH02174258 A JP H02174258A JP 63330049 A JP63330049 A JP 63330049A JP 33004988 A JP33004988 A JP 33004988A JP H02174258 A JPH02174258 A JP H02174258A
Authority
JP
Japan
Prior art keywords
delay
transistor
delay time
cell
gate electrode
Prior art date
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Pending
Application number
JP63330049A
Other languages
English (en)
Inventor
Yasushi Nakamura
康司 中村
Yoshinari Kitamura
北村 嘉成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63330049A priority Critical patent/JPH02174258A/ja
Publication of JPH02174258A publication Critical patent/JPH02174258A/ja
Pending legal-status Critical Current

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ 本発明は、遅延セルに関し、特に、1本の直線状ゲート
電極が複数個のトランジスタを制御するような構造をも
つ遅延セルに関する。
[従来の技術] S積回路を設計する場合、論理回路の信号のタイミング
をとる必要から一定の遅延時間を有する遅延回路を付加
しなければならないことがある。
そのような場合に使用される遅延セルの従来例を第6図
に示す。
第6図において、電源線1およびグランド線2間には、
第1および第2ゲート電極13.23が配置され、ゲー
ト電極13.23の両側には、P型拡散領域4およびN
型拡散領域5が配置されている。そして、これら拡散領
域4.5の周囲にはフィールド絶縁膜7が形成されてい
る。このセルは、集積回路内に配置され、CMOSイン
バータの2段縦続接続によって、所要の遅延時間を集積
回路に与えている。
[発明が解決しようとする問題点] 上述した従来の遅延セルは、それぞれのゲート電極が1
個のPチャネルMosトランジスタ(以下、PMOSと
いう)と1個のNチャネルMOSトラアシスタ(以下、
NMO3という)を制御するにすぎないものであるので
、このセルによって生成できる遅延時間はこのセルの構
造によって一義的に決まってしまう、従って、従来の遅
延セルは、細かく遅延時間を設定することのできないも
のであり、また、−旦下地基板に配置されてしまうとそ
の遅延時間を変更することは不可能なことであった。そ
のため、従来技術では、マスク作成後、遅延時間の設定
が妥当でなかったことが判明した場合には、全てのマス
クを作製し直さなければならないという不都合が生じた
よって、この発明の目的とするところは、第1に、1つ
の遅延セルによって種々の遅延時間を生成しうるように
することであり、第2に、上地工程のみによって遅延時
間を変更しうるようにすることである。
[問題点を解決するための手段] 本発明による遅延セルは、第1のゲート電極によって制
御される第1の相補型MOSトランジスタと、第2のゲ
ート電極によって制御される第2の相補型MOSトラン
ジスタとによって構成されるものであって、少なくとも
第1の相補型MOSトランジスタと第2の相補型MO8
)ランジスタのうち一方は、その構成要素であるPMO
SおよびNMO8が複数に分割されており、そして分割
されたトランジスタに対する接続配線は所望の遅延時間
に応じて決定されるものである。
[実施例] 次に、本発明の実施例について図面を参照して説明する
第1図は、本発明の一実施例を示す配線工程実施前の平
面図であり、第3図は、同配線工程終了後の状態を示す
平面図である。
第1図において、第1のゲート電極13および第2のゲ
ート電極23の両側にはP型拡散領域4とN型拡散領域
5とが配置されているが、第6図の従来例と相違してい
る点は、右端および左端の拡散領域4.5は、拡散領域
分離帯6によって2つに分割されている点である。拡散
領域分離帯6は、フィールド絶縁膜、トレンチ等によっ
て形成することができるものである。
このセルの等価回路を第2図に示す。拡散領域4.5が
2つに分割されていることから、各ゲート電極13.2
3はそれぞれ、2個のPMOS204と2個のNMO8
205とからなるトランジスタ群200を制御すること
になる。そして、それぞれのトランジスタの有するチャ
ネル幅は、第1図に示されるように、Wa乃至wbであ
る。いま、Wa= I Clczm、Wb=5μmであ
るとすると、第1のゲート電極13に制御されるトラン
ジスタにおいて、チャネル幅wbのトランジスタのみを
使用した場合には最も電流供給能力が低いことから最大
の遅延時間が達成できる。チャネル幅Waのトランジス
タのみを用いることにより、あるいは、チャネル幅Wa
のトランジスタとチャネル幅wbのトランジスタとを並
列接続することによって遅延時間をより短くするこがで
きる。よって、この遅延セルでは、1段で3種類の遅延
時間を生成することができ、2段では9種類の遅延時間
を生成することができる。
第3図に、第1図の遅延セルに対する配線例を示す、第
3図において、各拡散領域あるいはゲート電極にはコン
タクト8を介してAJ配線9が接続されている。第3図
のセルの等価回路を第4図に示す、この例においては、
前段においては、チャネル幅がwbであるトランジスタ
のみが論理決定に用いられており、他のトランジスタは
ソース・ドレイン間が短絡されて電源線1乃至グランド
線2に接続されている。また、後段においては2つのト
ランジスタが並列に接続されている。
第3図に図示された遅延セルの次段に、負荷としてCM
OSインバータが接続された場合、この遅延セルによっ
て5nsecの遅延時間を実現することができた。なお
、この場合、チャネル幅は前述の通りであり、ゲート長
は5μm、ゲート酸化膜の膜厚は300Aとなされてい
る。
この遅延セルに対して、上地工程においてトランジスタ
間の配線を変更することにより上記デバイス条件のもと
て遅延時間を3〜15nsecの間で設定が可能である
。ここで、上地工程とは、下地工程完了後の基板に対す
るコンタクト孔形成工程、眉間絶縁膜被着工程、スルー
ホール形成工程、AiI配線形成工程等の一連の工程を
意味している。従って、この遅延セルをゲートアレイ方
式のLSIやスタンダードセル方式のLSIに適用する
ならば、容易に所望の遅延時間を達成することができる
次に、第5図を参照して、本発明の他の実施例について
説明する。この実施例においては、下地工程において、
ゲート電極間の拡散領域も拡散領域分離帯6に二よって
2つに分けられ、そして、第2のゲート電極は33.4
3および53の3つに分割されている。また、各トラン
ジスタのチャネル幅は前段と後段とで差がつけられてい
る。このセルに対して、上地工程において、第5図に示
すようなAffl配線を施した場合、前段でも後段でも
1個ずつのトランジスタを論理決定に用い、他のトラン
ジスタは短絡されているので大きな遅延時間を得ること
ができる。
この例では、ゲート電極33.34および35はAiI
配線9によって接続されているが、この配線例の場合、
この接続はなくとも論理決定には影響を与えない。しか
し、この配線を施すと後段のゲート容量が増大するので
、その分だけ遅れを大きくすることができる。すなわち
、この実施例ではゲート電極の接続方法によっても遅延
時間を変更することができる。
[発明の効果] 以上説明したように、本発明は、CMOSインバータを
2段縦続接続した遅延セルにおいて、下地工程において
各トランジスタを複数に分割しておき、上地工程におい
て各トランジスタを選択接続するものであるので、本発
明によれば、上地工程のみによって遅延時間を変更する
ことができ、また、遅延時間を細かく設定することがで
きる。
従って、本発明によれば、回路のレイアウトマスク作成
後に遅延セルの遅延値を変更する必要が生じた場合には
、上地工程分のみを変更すれば済むのでTATを短縮す
ることができる。
【図面の簡単な説明】
第1図、第3図は、本発明の一実施例を示す平面図であ
って、それぞれ、A1配線工程実施前、同実施後を示す
図、第2図、第4図は、それぞれ第1図、第3図の状態
の等価回路図、第5図は、本発明の他の実施例を示す平
面図、第6図は、従来例を示す平面図である。 1・・・・・・電源線、 2・・・・・・グランド線、
 13.23.33.43.53−・・ゲート電極、 
Wa、wb・・・・・・トランジスタチャネル幅、 4
・・・・・・P型拡散領域、 5・・・・・・N型拡散
領域、 6・・・・・・拡散領域分離帯、 7・・・・
・・フィールド絶縁膜、 8・・・・・・コンタクト、
 9・・・・・・AfI配線、 200・・・・・・ト
ランジスタ群、 204・・・・・・PチャネルMOS
トランジスタ、 205・・・・・・NチャネルMOS
トランジスタ。 1を漁舟製

Claims (1)

    【特許請求の範囲】
  1. 第1のゲート電極によって制御される第1の相補型MO
    Sトランジスタと、第2のゲート電極によって制御され
    る第2の相補型MOSトランジスタとによって構成され
    る遅延セルにおいて、少なくとも第1、第2の相補型M
    OSトランジスタのうちの一方はその構成要素であるP
    チャネルMOSトランジスタとNチャネルMOSトラン
    ジスタとは複数に分割され、これらのトランジスタに対
    する配線を変更することにより遅延時間を変更すること
    のできるものであることを特徴とする遅延セル。
JP63330049A 1988-12-27 1988-12-27 遅延セル Pending JPH02174258A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63330049A JPH02174258A (ja) 1988-12-27 1988-12-27 遅延セル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63330049A JPH02174258A (ja) 1988-12-27 1988-12-27 遅延セル

Publications (1)

Publication Number Publication Date
JPH02174258A true JPH02174258A (ja) 1990-07-05

Family

ID=18228207

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JP63330049A Pending JPH02174258A (ja) 1988-12-27 1988-12-27 遅延セル

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JP (1) JPH02174258A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449731B2 (en) 2004-03-24 2008-11-11 Fujitsu Limited Semiconductor gate circuit and delay circuit comprising series connected CMOS transistors
JP2015165591A (ja) * 2015-04-27 2015-09-17 ソニー株式会社 半導体集積回路
USRE47095E1 (en) 2009-08-28 2018-10-23 Sony Corporation Semiconductor integrated circuit

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