JPH02174258A - 遅延セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、遅延セルに関し、特に、１本の直線状ゲート
電極が複数個のトランジスタを制御するような構造をも
つ遅延セルに関する。

［従来の技術］ Ｓ積回路を設計する場合、論理回路の信号のタイミング
をとる必要から一定の遅延時間を有する遅延回路を付加
しなければならないことがある。

そのような場合に使用される遅延セルの従来例を第６図
に示す。

第６図において、電源線１およびグランド線２間には、
第１および第２ゲート電極１３．２３が配置され、ゲー
ト電極１３．２３の両側には、Ｐ型拡散領域４およびＮ
型拡散領域５が配置されている。そして、これら拡散領
域４．５の周囲にはフィールド絶縁膜７が形成されてい
る。このセルは、集積回路内に配置され、ＣＭＯＳイン
バータの２段縦続接続によって、所要の遅延時間を集積
回路に与えている。

［発明が解決しようとする問題点］ 上述した従来の遅延セルは、それぞれのゲート電極が１
個のＰチャネルＭｏｓトランジスタ（以下、ＰＭＯＳと
いう）と１個のＮチャネルＭＯＳトラアシスタ（以下、
ＮＭＯ３という）を制御するにすぎないものであるので
、このセルによって生成できる遅延時間はこのセルの構
造によって一義的に決まってしまう、従って、従来の遅
延セルは、細かく遅延時間を設定することのできないも
のであり、また、−旦下地基板に配置されてしまうとそ
の遅延時間を変更することは不可能なことであった。そ
のため、従来技術では、マスク作成後、遅延時間の設定
が妥当でなかったことが判明した場合には、全てのマス
クを作製し直さなければならないという不都合が生じた
。

よって、この発明の目的とするところは、第１に、１つ
の遅延セルによって種々の遅延時間を生成しうるように
することであり、第２に、上地工程のみによって遅延時
間を変更しうるようにすることである。

［問題点を解決するための手段］ 本発明による遅延セルは、第１のゲート電極によって制
御される第１の相補型ＭＯＳトランジスタと、第２のゲ
ート電極によって制御される第２の相補型ＭＯＳトラン
ジスタとによって構成されるものであって、少なくとも
第１の相補型ＭＯＳトランジスタと第２の相補型ＭＯ８
）ランジスタのうち一方は、その構成要素であるＰＭＯ
ＳおよびＮＭＯ８が複数に分割されており、そして分割
されたトランジスタに対する接続配線は所望の遅延時間
に応じて決定されるものである。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示す配線工程実施前の平
面図であり、第３図は、同配線工程終了後の状態を示す
平面図である。

第１図において、第１のゲート電極１３および第２のゲ
ート電極２３の両側にはＰ型拡散領域４とＮ型拡散領域
５とが配置されているが、第６図の従来例と相違してい
る点は、右端および左端の拡散領域４．５は、拡散領域
分離帯６によって２つに分割されている点である。拡散
領域分離帯６は、フィールド絶縁膜、トレンチ等によっ
て形成することができるものである。

このセルの等価回路を第２図に示す。拡散領域４．５が
２つに分割されていることから、各ゲート電極１３．２
３はそれぞれ、２個のＰＭＯＳ２０４と２個のＮＭＯ８
２０５とからなるトランジスタ群２００を制御すること
になる。そして、それぞれのトランジスタの有するチャ
ネル幅は、第１図に示されるように、Ｗａ乃至ｗｂであ
る。いま、Ｗａ＝　Ｉ　Ｃｌｃｚｍ、Ｗｂ＝５μｍであ
るとすると、第１のゲート電極１３に制御されるトラン
ジスタにおいて、チャネル幅ｗｂのトランジスタのみを
使用した場合には最も電流供給能力が低いことから最大
の遅延時間が達成できる。チャネル幅Ｗａのトランジス
タのみを用いることにより、あるいは、チャネル幅Ｗａ
のトランジスタとチャネル幅ｗｂのトランジスタとを並
列接続することによって遅延時間をより短くするこがで
きる。よって、この遅延セルでは、１段で３種類の遅延
時間を生成することができ、２段では９種類の遅延時間
を生成することができる。

第３図に、第１図の遅延セルに対する配線例を示す、第
３図において、各拡散領域あるいはゲート電極にはコン
タクト８を介してＡＪ配線９が接続されている。第３図
のセルの等価回路を第４図に示す、この例においては、
前段においては、チャネル幅がｗｂであるトランジスタ
のみが論理決定に用いられており、他のトランジスタは
ソース・ドレイン間が短絡されて電源線１乃至グランド
線２に接続されている。また、後段においては２つのト
ランジスタが並列に接続されている。

第３図に図示された遅延セルの次段に、負荷としてＣＭ
ＯＳインバータが接続された場合、この遅延セルによっ
て５ｎｓｅｃの遅延時間を実現することができた。なお
、この場合、チャネル幅は前述の通りであり、ゲート長
は５μｍ、ゲート酸化膜の膜厚は３００Ａとなされてい
る。

この遅延セルに対して、上地工程においてトランジスタ
間の配線を変更することにより上記デバイス条件のもと
て遅延時間を３〜１５ｎｓｅｃの間で設定が可能である
。ここで、上地工程とは、下地工程完了後の基板に対す
るコンタクト孔形成工程、眉間絶縁膜被着工程、スルー
ホール形成工程、ＡｉＩ配線形成工程等の一連の工程を
意味している。従って、この遅延セルをゲートアレイ方
式のＬＳＩやスタンダードセル方式のＬＳＩに適用する
ならば、容易に所望の遅延時間を達成することができる
。

次に、第５図を参照して、本発明の他の実施例について
説明する。この実施例においては、下地工程において、
ゲート電極間の拡散領域も拡散領域分離帯６に二よって
２つに分けられ、そして、第２のゲート電極は３３．４
３および５３の３つに分割されている。また、各トラン
ジスタのチャネル幅は前段と後段とで差がつけられてい
る。このセルに対して、上地工程において、第５図に示
すようなＡｆｆｌ配線を施した場合、前段でも後段でも
１個ずつのトランジスタを論理決定に用い、他のトラン
ジスタは短絡されているので大きな遅延時間を得ること
ができる。

この例では、ゲート電極３３．３４および３５はＡｉＩ
配線９によって接続されているが、この配線例の場合、
この接続はなくとも論理決定には影響を与えない。しか
し、この配線を施すと後段のゲート容量が増大するので
、その分だけ遅れを大きくすることができる。すなわち
、この実施例ではゲート電極の接続方法によっても遅延
時間を変更することができる。

［発明の効果］ 以上説明したように、本発明は、ＣＭＯＳインバータを
２段縦続接続した遅延セルにおいて、下地工程において
各トランジスタを複数に分割しておき、上地工程におい
て各トランジスタを選択接続するものであるので、本発
明によれば、上地工程のみによって遅延時間を変更する
ことができ、また、遅延時間を細かく設定することがで
きる。

従って、本発明によれば、回路のレイアウトマスク作成
後に遅延セルの遅延値を変更する必要が生じた場合には
、上地工程分のみを変更すれば済むのでＴＡＴを短縮す
ることができる。

【図面の簡単な説明】

第１図、第３図は、本発明の一実施例を示す平面図であ
って、それぞれ、Ａ１配線工程実施前、同実施後を示す
図、第２図、第４図は、それぞれ第１図、第３図の状態
の等価回路図、第５図は、本発明の他の実施例を示す平
面図、第６図は、従来例を示す平面図である。 １・・・・・・電源線、　２・・・・・・グランド線、
　１３．２３．３３．４３．５３−・・ゲート電極、　
Ｗａ、ｗｂ・・・・・・トランジスタチャネル幅、　４
・・・・・・Ｐ型拡散領域、　５・・・・・・Ｎ型拡散
領域、　６・・・・・・拡散領域分離帯、　７・・・・
・・フィールド絶縁膜、　８・・・・・・コンタクト、
　９・・・・・・ＡｆＩ配線、　２００・・・・・・ト
ランジスタ群、　２０４・・・・・・ＰチャネルＭＯＳ
トランジスタ、　２０５・・・・・・ＮチャネルＭＯＳ
トランジスタ。 １を漁舟製

Claims (1)

【特許請求の範囲】
1. 第１のゲート電極によって制御される第１の相補型ＭＯ
   Ｓトランジスタと、第２のゲート電極によって制御され
   る第２の相補型ＭＯＳトランジスタとによって構成され
   る遅延セルにおいて、少なくとも第１、第２の相補型Ｍ
   ＯＳトランジスタのうちの一方はその構成要素であるＰ
   チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
   ジスタとは複数に分割され、これらのトランジスタに対
   する配線を変更することにより遅延時間を変更すること
   のできるものであることを特徴とする遅延セル。