JP2015165591A - 半導体集積回路 - Google Patents

Abstract

【課題】複数の相補トランジスタ対（ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルのスペース削減、コスト低減を図る。
【解決手段】所望の回路を形成するためのセルに相補対を同相駆動するタイプのスタンダードセルを含む。例えばダブルハイトの場合、ＣＭＯＳ対を複数（ここでは７対）含み、その少なくとも一部（ここでは７対とも）同相駆動される。このスタンダードセルは、ＣＭＯＳ対の１対分に対応した基本セル長のＭ（ここではＭ＝２）倍のＭ倍セル長で、規格化されたセル長（縦）のサイズが規定されている。同相駆動される少なくとも２対分の共通ゲート電極２１,２２,２３が規格セル長（縦）の方向に直線配置され、少なくとも相補トランジスタ対間で出力が分離されている。
【選択図】図４

Description

本発明は、ゲート電極を有するトランジスタを含むスタンダードセルを複数、組み合わせて配置し相互に接続することにより所望の回路が形成された半導体集積回路に関する。

一般に、スタンダードセルでは、直交する２方向（いわゆる縦方向と横方向）の少なくとも一方のサイズは数種類、例えば３種類程度に規格化されている。いわゆる縦方向のサイズは、スタンダードセルの“高さ”と呼ばれ、この高さが３種類程度に規格化、統一化されている。ここでは、このセルのサイズ（高さ）が半導体基板と垂直方向の構造的な高さと混同し誤解を生むため、当該セルのサイズを“高さ”とは呼ばない。その代わり、以下では、このサイズを“規格セル長”と便宜的に呼ぶ。
スタンダードセルの規格セル長はＬＳＩ全体では数種類の場合でも、効率的なセル敷き詰めのために、同じ回路ブロック内など局所的に見ると同じ長さのものが用いられる。
したがって、同じ規格セル長をもつ様々な種類のスタンダードセルが用意され、ライブラリ登録される。一般に、スタンダードセルの内部配線等のパターンは規格セル長方向に配置スペースが限られている。

これに対し、スタンダードセルの共通セル長方向と直交する方向（いわゆる横方向）のサイズは、ゲート回路の規模に応じて様々な大きさが存在する。以下、共通セル長と直交する方向のセルサイズを、“任意セル長”と便宜的に呼ぶ。

スタンダードセル方式を用いて設計されるロジック回路は、通常、ＮＭＯＳトランジスタとＰＭＯＳトランジスタをＶＤＤ線とＶＳＳ線間に直列接続して、ゲートを共有するインバータを最も基本的な回路構成とする。ロジック回路の最も基本的なスタンダードセルは、ＶＤＤ線とＶＳＳ線を交互に並行配置したときに、ＶＤＤ線中心とＶＳＳ線中心との距離を規格セル長とし、ＶＤＤ線やＶＳＳ線に沿った方向を任意セル長方向とする。そして、任意セル長のサイズをスタンダードセルの回路規模に応じて適宜増減することで、この最も基本的なスタンダードセルが設計される。このような基本スタンダードセルは、ＮＭＯＳとＰＭＯＳのゲートの長さ合計に対応したＣＭＯＳ対１つ分の規格セル長を有する。このような基本セルは、単一のＣＭＯＳ対に対応する高さを有することから、以下、これを“シングルハイトセル”と呼ぶ。
このようなＣＭＯＳ対１つ分の規格セル長を有するスタンダードセルのレイアウトは、例えば特許文献１に記載されている。

特開Ｈ１０−１７３０５５号公報

ところが、スタンダードセルで実現しようとする回路がインバータやＮＡＮＤ回路といった基本的なロジックゲート回路であれば問題ないが、回路の規模によってはシングルハイトセル構成が適さない場合がある。

例えば幾つものＣＭＯＳ対の共通ゲートを同相駆動する必要がある回路構成のスタンダードセルが存在する。
このスタンダードセルでは、個々のＣＭＯＳ対のＰＭＯＳトランジスタゲートとＮＭＯＳトランジスタゲートはポリシリコン等のゲート線自身でつながっているが、幾つかのゲート線同士をさらに短絡する必要がある。そのため、上層配線（通常、第１層目のメタル配線）でゲート線同士を接続する。しかし、スタンダードセル内には、トランジスタのゲートを他のトランジスタのソースやドレインと接続する内部配線が他にも多数必要となり、ゲート線同士を上層配線で接続するスペースが確保できない場合がある。

仮にスペースを確保できたとしても、複雑に屈曲した配線設計が必要となり、設計やマスク作製の作業性を低下させ、コスト増加を招くことが考えられる。

スペース確保ができない場合、スタンダードセル仕様で規格セル長を大きくして余裕を持たせるか、さらに上層の配線を利用するしかない。
しかしながら、規格セル長を大きくすると、当該セルのＣＭＯＳ対以外の部分や、インバータ等の小規模な基本回路に無駄が生じる。また、さらに上層の配線、例えば２層目のメタル配線層を利用すると、このことが、２層目のメタル配線層で形成することが決められている他の配線の配置スペースを圧迫する。

本発明は、複数の相補トランジスタ対（例えば、ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルを含む場合に、スペースの無駄が生じ難くコスト的にも有利なセル配置構成の半導体集積回路を提供するものである。

本発明に関わる半導体集積回路においては、一対の対向辺の間隔であるセル長が規格化されたスタンダードセルを複数、組み合わせて配置し相互に接続することにより所望の回路が形成され、そのための複数のスタンダードセルに相補同相駆動型のスタンダードセルを含む。相補同相駆動型のスタンダードセルは、相補の導電型を有しゲート電極が相互接続される相補トランジスタ対を複数含み、相補トランジスタ対のＮ（≧２）対が同相駆動されるセルである。また、相補同相駆動型のスタンダードセルは、前記相補トランジスタ対の１対分に対応した基本セル長のＭ（Ｎ≧Ｍ≧２）倍のＭ倍セル長で、前記規格化されたセル長のサイズが規定されている。そして、相補同相駆動型のスタンダードセルにおいて、同相駆動されるＮ対の相補トランジスタ対の少なくともＭ対分の共通ゲート電極が前記Ｍ倍セル長の方向に直線配置されている。

本発明では、好適に、前記基本セル長のスタンダードセルであるシングルハイトセルと、前記Ｍ倍セル長の前記相補同相駆動型のスタンダードセルであるマルチハイトセルとが、前記所望の回路を形成するために隣接して配置されている。また、好適に、隣接配置されたときに前記シングルハイトセルと電源線が共有可能な電源線配置構造を、前記マルチハイトセルが有する。

本発明の半導体集積回路が有する上記構成によれば、同相駆動のために電気的に短絡する必要がある場合、その同相駆動される複数の相補トランジスタ対分のゲート電極が、共通ゲート線自身で一体形成されている。したがって、その分だけゲート線短絡のための内部配線数が削減され、無駄なスペースも生じない。また、複雑な形状の内部配線の形成も必要ない。

上記好適な構成によれば、隣接するシングルハイトセルと電源線共有構造を有するため、スタンダードセル配置方式の利点を阻害しない。このときシングルハイトセルは小規模回路に適した必要最小限の基本セル長としておけばよい。マルチハイトセルの規格セル長は、その基本セル長の複数倍となるため、マルチハイトセルの規格セル長は大きくしても周囲の他のセルとの電源共有構造は確保できる。また、この場合、シングルハイトセルは小規模回路に適した必要最小限の大きさを有するため、その意味でもスペース的な無駄が生じない。

本発明によれば、複数の相補トランジスタ対（例えば、ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルを含む場合に、スペースの無駄が生じにくくコスト的にも有利なセル配置構成の半導体集積回路を提供することができる。

第１〜第３の実施形態に関わる集積回路の平面を、セル配置に着目して模式的に示す図である。 シングルハイトのレイアウト手法の不都合を説明するためのレイアウト図である。 第１の実施形態における第１適用例の等価回路図である。 第１の実施形態における第１適用例の第１のレイアウト図である。 第１の実施形態における比較例１のレイアウト図である。 第１の実施形態における第２適用例の等価回路図である。 第１の実施形態における第２適用例の第１のレイアウト図である。 第１の実施形態における第２適用例の第２のレイアウト図である。 第１の実施形態における比較例２のレイアウト図である。 第１の実施形態における第３適用例の等価回路図である。 第１の実施形態における第３適用例のレイアウト図である。 第１の実施形態における第４適用例の等価回路図である。 第１の実施形態における第４適用例のレイアウト図である。 第２の実施形態におけるレイアウト図である。 第３の実施形態におけるレイアウト図である。 変更例の第１のレイアウト図である。 変更例の第２のレイアウト図である。

本発明の実施形態を、ダブルハイトとトリプルハイトの回路セルを主な例として図面を参照して説明する。
１．第１の実施の形態：本発明が適用されたダブルハイトセルを４つの適用例（回路例）によって示す実施形態。適用例１と２では比較例１と２を用いて本発明適用の効果を説明する。
２．第２の実施の形態：本発明が適用されたトリプルハイトセルの実施形態。
３．第３の実施の形態：本発明が適用されたＬ字セル（トリプルハイトセルと同じ機能をダブルハイトで実現したもの）の実施形態。
４．変形例：基板コンタクトに関する変形例を２つ説明する。

＜１．第１の実施の形態＞
［１．全体のレイアウト］
図１は、実施形態に関わる集積回路の平面を、セル配置に着目して模式的に示す図である。
図１において四角の領域の各々をセルと呼ぶ。符号“ＳＣ”で示すセルがスタンダードセルである。スタンダードセルＳＣとは、予め設計され標準化されライブラリ登録されている、インバータやＮＡＮＤゲート等の機能回路セルである。スタンダードセルＳＣはデータの集合であるが、当該データを基に製造されたデバイスの一部を指す場合もある。詳細は後述するが、半導体集積回路の設計では、ライブラリ登録されているスタンダードセルを組み合わせて配置する。その配置によって電源電圧線や基準電圧線（例えばＧＮＤ線）はデータ上で相互にほぼ繋がる。配置後に信号線等を接続することによって所望の回路を得る。ここまでの配置配線は、設計支援装置によるデータ上の作業である。

図１は半導体集積回路のセル配置に着目する模式平面図であるが、データ上のセル配置図としても通用する。
図１に示す半導体集積回路１内に、様々な大きさのスタンダードセルＳＣが組み合わせて配置され、所望の回路が実現されている。ここで所望の回路は、個々のスタンダードセルＳＣの機能回路が何であるか、どのように組み合わせるかによって、論理回路であれば任意に実現できる。図１は一般化された図であり、所望の回路自体が何であるかは任意である。

スタンダードセル設計方式は、ＡＳＩＣ(Application Specific Integrated Circuit)やＡＳＳＰ(Application Specific Standard Product)などの設計で用いられる。ＡＳＩＣは、顧客ごとに特定の用途に特化して開発・製造されたＩＣであり、ＡＳＳＰは複数の顧客に汎用部品として開発・製造されたＩＣである。

ここでスタンダードセルＳＣのサイズについて説明する。
スタンダードセルＳＣは、一般的に、直交する２辺の一方に沿った方向のセル長が規格化、統一化されている。このセル長方向を、以下“規格セル長方向”と呼ぶ。規格セル長方向のサイズ（規格セル長）は、ＩＣ全体でみると１種類とは限らず数種類、例えば３種類とすることもある。ただし、今までは、１つの回路ブロックや所望の機能を達成する回路など、局所的にみれば規格セル長は１つに揃えられていた。本発明の実施形態では、１つの回路ブロックや所望の機能を達成する回路など、局所的な回路において、この規格セル長が複数存在することが大きな特徴のひとつである。

この特徴に関し、図１の例ではスタンダードセルＳＣとして、通常のシングルハイト・スタンダードセルＳＨＳＣと、マルチハイト・スタンダードセルＭＨＳＣとが混在している。ここではマルチハイト・スタンダードセルＭＨＳＣとして、規格セル長がシングルハイト・スタンダードセルＳＨＳＣの２倍のダブルハイト・スタンダードセルＷＨＳＣと、３倍のトリプルハイト・スタンダードセルＴＨＳＣとを例示する。

規格セル長方向と直交する方向では、任意にセルサイズを決めることができる。ただし、設計効率や整合性上の要請から、任意といっても離散的にとり得るサイズ（グリッド数で規定）が決められていることが一般的である。以下、規格セル長方向と直交する方向を“任意セル長方向”と呼ぶ。

図１に示すように回路ブロック内では、任意セル長方向に長いＶＤＤ線とＶＳＳ線が、規格セル長方向に交互に配置されている。ＶＤＤ線とＶＳＳ線の間隔は、シングルハイト・スタンダードセルＳＨＳＣの高さに対応している。
さらに、ダブルハイト・スタンダードセルＷＨＳＣは、規格セル長方向の両端辺に沿って２本のＶＳＳ線が配置され、その間の中央をＶＤＤ線が貫く符号“ＷＨＳＣ１”で示すタイプを含む。また、ダブルハイト・スタンダードセルＷＨＳＣは、これとは逆に、両端辺にそって２本のＶＤＤ線が配置され、その間の中央をＶＳＳ線が貫く符号“ＷＨＳＣ２”で示すタイプを含む。この２つのタイプのどちらかに統一してもよいが、ここでは配置効率の観点から２つのタイプが混在させている。

［シングルハイト・レイアウト］
次に、シングルハイト・スタンダードセルＳＨＳＣとマルチハイト・スタンダードセルＭＨＳＣを同一回路ブロック内で混在させる理由を、シングルハイトセルだけで設計する主手法の不利益を述べて明らかにする。

図２（Ａ）〜図２（Ｃ）は、ＣＭＯＳロジック回路を形成するにシングルハイトのレイアウト手法で設計されたシングルハイト・スタンダードセルを３種類示している。
これらのシングルハイト・スタンダードセルＳＨＳＣ＿１,ＳＨＳＣ＿２,ＳＨＳＣ＿３は、ＰＭＯＳトランジスタのソースまたはドレインとなるＰ型不純物領域１３Ｐと、ＮＭＯＳトランジスタのソースまたはドレインとなるＮ型不純物領域１３Ｎが、ＶＤＤ線とＶＳＳ線間に並列配置されている。これは、ＣＭＯＳロジック回路がインバータを基本とするためである。インバータ入力を成すポリシリコン・ゲート電極２０Ａ,２０Ｂが、Ｐ型不純物領域１３Ｐを含む矩形領域（以下、Ｐ型不純物領域１３Ｐと同一符号を付して“ＰＭＯＳ活性領域１３Ｐ”と呼ぶ）と直交するように直線配線されている。また、このポリシリコン・ゲート電極２０Ａ,２０Ｂは、Ｎ型不純物領域１３Ｎを含む矩形領域（以下、Ｎ型不純物領域１３Ｎと同一符号を付して“ＮＭＯＳ活性領域１３Ｎ”と呼ぶ）に対しても直交するように直線配置されている（図２（Ａ）および（Ｃ））。したがって、シングルハイト・スタンダードセルは、相補トランジスタ対（ＮＭＯＳとＰＭＯＳのペア）に対応した高さ（規格セル長）を有する。

このようなスタンダードセル構成では、相補トランジスタ対の縦に長い共通ゲート電極（以下、ＣＭＯＳゲート線）が横並びになる。このため、ＣＭＯＳゲート線同士、または、ＣＭＯＳゲート線と他のノード（トランジスタのソースやドレイン等）を接続する内部配線の本数が増大する。また、数多い内部配線を限られたスペースに配置する必要から、どうしても配線パターンが複雑になる。そのため、メタルやポリシリコンのレイアウト図形において頂点や屈折部分が多くなり、形状が複雑になる。

先端プロセスにおいては、パターン形状が複雑になればなるほど、デザインルールの制約を受ける。また、パターン形状が複雑だとマスク製作における光学近接補正（ＯＰＣ）処理に時間がかかり、あるいは、生産向けデザイン（ＤＦＭ）の観点で不利になる。ここでＤＦＭ（Design For Manufacturing）とは、ＬＳＩ製造時の問題を設計段階で解消するための技術であり、セルレイアウトでは形状がシンプルであれば、より製造時ばらつきが少ないデバイスを実装できるため、この観点は重要である。
さらに、ＯＰＣ補正の難しさ等に起因して、このことが実デバイスの歩留まりを低下させる原因にもなりかねない。
以上が、シングルハイト・スタンダードセルＳＨＳＣだけでロジック回路を設計する際に蒙る第１の不利益である。

第２の不利益としては、スペースの無駄が生じやすいことを挙げることができる。
クロックツリーなどに使用されるスタンダードセルは、クロック遅延が同じになるようにＰＭＯＳとＮＭＯＳとのサイズ比を変えてレイアウトされる場合がある。例えば、通常のスタンダードセル（ＳＨＳＣ＿１：図２（Ａ））に対して、ＰＭＯＳサイズを大きくしたスタンダードセル（ＳＨＳＣ＿２：図２（Ｂ））が存在する場合がある。あるいは、ＮＭＯＳトランジスタサイズを小さくしたスタンダードセル（ＳＨＳＣ＿３：図２（Ｃ））が存在する場合がある。

この場合、ＰＭＯＳ活性領域１３Ｐを横方向に大きくすると、図２（Ｂ）のようにＮＭＯＳトランジスタの形成領域に空きが生じる。逆にＮＭＯＳ活性領域１３Ｎを縦に小さくすると、スタンダードセルＳＣ自体の面積増加はないが、面積使用効率自体は低下する。これらは必要な機能に対するスペースの無駄であり、高密度実装ができない理由のひとつとなっている。

本発明の実施形態では、この２つの不利益を解消することが可能な相補トランジスタ対（例えばＣＭＯＳ対）型スタンダードセルの構成を提案する。本発明が適用されるのは、相補トランジスタ対型スタンダードセルのうち、複数の相補トランジスタ対が同相駆動される相補同相駆動型のスタンダードセルである。

以下、本発明が適用される相補同相駆動型のダブルハイト・スタンダードセルＷＨＳＣのレイアウト構成を回路例とともに3例示す。

［第１の適用例］
図３に、本発明を適用するスタンダードセルＳＣの回路例として、半加算器セルの等価回路を示す。図３に示す半加算器は、キャリーアウト部（ＣＯ部）と１ビット加算部（Ｓｕｍ部）に大別される。半加算器は、第１および第２入力ビット（Ａ１,Ａ２）を入力して、１桁目の半加算結果である半加算ビット（Ｓ）と、桁上がりを示すキャリーアウトビット（以下、桁上げビット（ＣＯ））とを出力する回路である。
なお、図３において同じ入力等が与えられるＣＭＯＳ対のゲートを双方向矢印で指し示している。

キャリーアウト部（ＣＯ）は、２つのＰＭＯＳトランジスタＰ１,Ｐ２と２つのＮＭＯＳトランジスタＮ１,Ｎ２からなるＮＡＮＤ回路と、１つのＰＭＯＳトランジスタＰ３と１つのＮＭＯＳトランジスタＮ３からなるインバータとを有する。両者は符合“３１”により示す配線（内部配線３１）で接続され、そこに反転桁上げビット（ＮＣＯ）が出現する。“Ｐ１とＮ１”のＣＭＯＳ対に第１入力ビットＡ１が与えられ、“Ｐ２とＮ２”のＣＭＯＳ対に第２入力ビットＡ２が与えられる。

１ビット加算部（Ｓｕｍ）は、４つのＰＭＯＳトランジスタＰ４〜Ｐ７と、４つのＮＭＯＳトランジスタＮ４〜Ｎ７で構成され、反転桁上げビット（ＮＣＯ）と第１および第２入力ビット（Ａ１,Ａ２）を入力とする。１ビット加算部（Ｓｕｍ）は、１ビットの加算を行う回路であるが出力も１ビットである。このため１ビット加算部（Ｓｕｍ）は、第１入力ビットＡ１と第２入力ビットＡ２が共に“１（例えばＨレベル）”の場合は、“０（例えばＬレベル）”である反転桁上げビット（ＮＣＯ）の助けを借りて出力を“０”とする半加算動作を行う。

このような構成において、入力ビット対（Ａ１,Ａ２）＝（Ｌ,Ｌ）の場合は、ＰＭＯＳトランジスタＰ１とＰ２がオンするため、“ＮＣＯ＝Ｈ、ＣＯ＝Ｌ”となって桁上がりは生じない。また、ＰＭＯＳトランジスタＰ５とＰ６が共にオンするため、最終段のインバータの入力ノードを形成する内部接続線３３の電位である反転半加算ビット（ＮＳ）＝“Ｈ”となり、内部接続線３４から半加算ビット（Ｓ）＝“Ｌ”が出力される。

入力ビット対（Ａ１,Ａ２）＝（Ｈ,Ｌ）の場合は、ＰＭＯＳトランジスタＰ１はオフするが、ＰＭＯＳトランジスタＰ２がオンするため、同様に、“ＮＣＯ＝Ｈ、ＣＯ＝Ｌ”となって桁上がりは生じない。また、ＮＭＯＳトランジスタＮ４とＮ５が共にオンするため、反転半加算ビット（ＮＳ）＝“Ｌ”となり、半加算ビット（Ｓ）＝“Ｈ”が出力される。

入力ビット対（Ａ１,Ａ２）＝（Ｌ,Ｈ）の場合は、ＰＭＯＳトランジスタＰ２はオフするが、ＰＭＯＳトランジスタＰ１がオンするため、同様に、“ＮＣＯ＝Ｈ、ＣＯ＝Ｌ”となって桁上がりは生じない。また、ＮＭＯＳトランジスタＮ４とＮ６が共にオンするため、反転半加算ビット（ＮＳ）＝“Ｌ”となり、半加算ビット（Ｓ）＝“Ｈ”が出力される。

そして、入力ビット対（Ａ１,Ａ２）＝（Ｈ,Ｈ）の場合は、今までとは逆にロー側のＮＭＯＳトランジスタＮ１とＮ２が共にオンするため、“ＮＣＯ＝Ｌ、ＣＯ＝Ｈ”となって桁上がりが発生する。一方、“ＮＣＯ＝Ｌ”となる影響で、ＰＭＯＳトランジスタＰ５とＰ６がオフでも、それと並列なＰＭＯＳトランジスタＰ４がオンするため、反転半加算ビット（ＮＳ）＝“Ｈ”となり、半加算ビット（Ｓ）＝“Ｌ”が出力される。

図４は、本発明を適用することによって設計された図３の回路のレイアウト図である。
図４に図解するスタンダードセルは、中央にＶＤＤ線が配置されるダブルハイト・スタンダードセルＷＨＳＣ１（図１）の例である。
このダブルハイト・スタンダードセルＷＨＳＣ１は、規格セル長方向（縦方向）の中央を任意セル長方向（横方向）に長くＶＤＤ線３０Ｄが配置されている。また、横方向の一方のセル外枠短辺を幅中心として通るＶＳＳ線３０Ｓ１と、他方のセル外枠短辺を幅中心として通るＶＳＳ線３０Ｓ２とが、互いに並行に、かつＶＤＤ線３０Ｄと並行に配線されている。ＶＤＤ線３０Ｄと２本のＶＳＳ線３０Ｓ１,３０Ｓ２は、第１層目の配線層（１Ｍ）をパターニングして形成されている。

図３で説明した桁上げビット（ＣＯ）を発生する回路（ＣＯ部）が、ＶＳＳ線３０Ｓ１とＶＤＤ線３０Ｄを共有してセル下半分に配置されている。また、半加算ビット（Ｓ）を発生する回路（Ｓｕｍ部）が、ＶＳＳ線３０Ｓ２とＶＤＤ線３０Ｄを共有してセル上半分に配置されている。

セル内部を通る電源線（ＶＤＤ線３０Ｄ）の中心線を対称軸として、同じ導電型の活性領域、ここではＰＭＯＳ活性領域１１Ｐと１２Ｐが線対称配置されている。また、ＰＭＯＳ活性領域１１ＰとＶＳＳ線３０Ｓ１との間に、ＮＭＯＳ活性領域１１Ｎが配置され、ＰＭＯＳ活性領域１２ＰとＶＳＳ線３０Ｓ２との間に、ＮＭＯＳ活性領域１２Ｎが配置されている。

これらの４つの活性領域は、周囲を素子分離絶縁層１０に囲まれて孤立して配置され、その配置形状が電源線と並行な横長となっている。
なお、ＣＯ部のトランジス多数が６であるのに対して、Ｓｕｍ部では８であるため、ＰＭＯＳ活性領域１２ＰとＮＭＯＳ活性領域１２Ｎは、ＮＭＯＳ活性領域１１ＮやＰＭＯＳ活性領域１１Ｐより長い形状となっている。

これら４つの活性領域を縦（規格セル長方向）に貫いて３本の共通ゲート電極２１〜２３が直線配置されている。
共通ゲート電極２１は、図３で第１入力ビットＡ１を入力するトランジスタ（Ｐ１,Ｎ１,Ｐ５,Ｎ５）の共通ゲートを構成しており、図４では、同一符号を付して各トランジスタの形成位置を示している。
共通ゲート電極２２は、図３で第２入力ビットＡ２を入力するトランジスタ（Ｐ２,Ｎ２,Ｐ６,Ｎ６）の共通ゲートを構成しており、また、共通ゲート電極２３は、図３で反転桁上げビット（ＮＣＯ）を入力するトランジスタ（Ｐ３,Ｎ３,Ｐ４,Ｎ４）の共通ゲートを構成している。これらのトランジスタについても、図４で同一符号を付して各形成位置を示している。

一方、残る２つのトランジスタ（Ｐ７,Ｎ７）の共通ゲート電極２４は、Ｓｕｍ部内で反転半加算ビット（ＮＳ）を入力させる必要から、ＰＭＯＳ活性領域１２ＰとＮＭＯＳ活性領域１２Ｎを貫いて他の共通ゲート電極より短く配置されている。

図３に示す内部配線３１〜３５は、同一符号を付した第１層目の配線層（１Ｍ）の配線として図４のような形状で、適宜、異なるトランジスタのソース、ドレイン、ゲートを接続するために配置されている。具体的な接続関係は、図３を参照すれば明らかなため省略する。

［発明適用によるレイアウトの特徴］
このようなレイアウトの特徴の第１は、シングルレイアウトの電源線配置との接続ルールが維持されていることである。つまり、ＶＳＳ線３０Ｓ１とＶＤＤ線３０Ｄとの関係、ＶＳＳ線３０Ｓ２とＶＤＤ線３０Ｄとの関係は、シングルハイト・スタンダードセルＳＨＳＣ（図１）の規格セル長に対応している。この対応関係は、シングルハイトセルをダブルハイトセルに隣接させたときに電源線を共有化することを可能としている。そのために、当該ダブルハイト・スタンダードセルＷＨＳＣ１は、シングルハイトセルの規格セル長を基本セル長として、その複数Ｍ（≧２、ここではＭ＝２）の規格セル長を有する。

第２の特徴として、同相駆動される相補トランジスタ対の複数Ｍ（ここではＭ＝２）対分のゲート電極が共通ゲート電極として直線配置されている。
このゲート電極の共通化は、内部配線の数を減らし、他の内部配線に配線の余裕を生じさせる。内部配線層の配置に余裕があると、複雑な形状にしなくても配線できる場合があり、歩留まりや製造のし易さが向上するという利点をもたらし得る。また、上層配線を利用してゲート間接続を行う必要がないため上層配線の配置にも余裕が生まれる。特に本回路例の場合、後述する比較例のようにさらに上層の第２層目の配線層でゲート間接続を行う必要がなくなり、その分、多層配線リソースの有効利用が図れ、コスト低減効果も伴う。

第３の特徴として、中間を通る（Ｍ−１）本の電源線、ここではＭ＝２であるから１本のＶＤＤ線３０Ｄを中心に、同じ導電型の活性領域（１１Ｎと１２Ｎ）が線対称配置されている。

さらに第４の特徴として、２つの活性領域の離間幅内に位置する素子分離絶縁層１０の部分において、これに重なるゲート電極全てが、上記同相駆動される相補トランジスタ対の共通ゲート電極２１〜２３となっていることである。これに対し、共通ゲート電極２４は、複数の相補トランジスタ対の共通電極ではなく、１つの相補トランジスタ対内のＮＭＯＳトランジスタとＰＭＯＳトランジスタの共通電極である。このような電極は、２つの活性領域の離間幅内に位置する素子分離絶縁層１０の部分とは重なっていない（この素子分離領域部分より外側の部分で素子分離領域と重なっている）。

この第４の特徴の意味は、そうでない場合を考えると明らかである。つまり、この活性領域離間幅内に、上方と下方のそれぞれから入る２つのゲート電極が延在し活性領域離間幅内で分離されているとする。その場合、フォトマスクずれを考慮して各ゲート電極を確実に活性領域と重ねるための合わせ余裕（トレランス）に加えて、電極自身の分離スペースが必要である。そのため、活性領域間を縮小することに限界がある。

一方、本発明が適用された図４のレイアウトの場合、ゲート電極が分離されていないため、この部分で上記トレランスを考慮する必要もないし、もちろん分離スペースも必要ない。必要なのは素子分離のために必要な離間幅であるが、それさえ確保できれば２つの活性領域をぎりぎりまで近づけることができ、その分、規格セル長方向に余裕が生まれる。規格セル長はシングルハイトセルのＭ倍と決められているため基本セル長を見直す以外に変更の方法はない。この余裕の発生は、定められた規格セル長の方向内でチャネル幅（一般にはゲート幅とも呼ばれる）を大きくしてトランジスタサイズを拡大することに寄与し、あるいは、他の内部配線層の配置に余裕をもたらす。内部配線層の配置に余裕があると、複雑な形状にしなくても配線できる場合があり、歩留まりや製造のし易さが向上するという利点をもたらす。

以上の特徴は、後述するトリプルハイト以上でも同様である。
次に、以上の特徴と効果をさらに明確なものとするため、本発明が適用されていない比較例を説明する。

［比較例１］
図５は、図４と同じ回路（図３）を横長のシングルハイトセルで実現した場合の比較例１のレイアウト図である。
基本的にゲート電極の共通化以外は、図４と図５は非常に似ており、同一構成は同一符号を付して説明を省略化する。

図５において、ＣＯ部とＳｕｍ部は、共通なＶＤＤ線３０ＤとＶＳＳ線３０Ｓの間に並列に配置され、両者から電源供給を受ける。
また、図４で１本であった直線配置の共通ゲート電極２１が、図５では各々がＣＭＯＳ１対分の２つの共通ゲート電極２１Ａ,２１Ｂに分かれて左右に配置されている。同様に、１本の共通ゲート電極２２が左右の２つの共通ゲート電極２２Ａ,２２Ｂに分かれて配置され、１本の共通ゲート電極２３が左右の２つの共通ゲート電極２３Ａ,２３Ｂに分かれて配置されている。

共通ゲート線が２つに分かれて配置されているため、図５において双方向矢印で示すゲート電極間を電気的に短絡する必要がある。

これらの接続を達成するには、第１案として、共通ゲート電極自身（ゲート・ポリシリコン層）で横方向の接続を達成する方法が考えられる。
共通ゲート電極２１Ａ,２１Ｂ同士を短絡するパターンとするには、例えば、ＰＭＯＳ活性領域１１Ｐまたは１２ＰとＶＤＤ線３０Ｄとの間のスペースを規格セル長方向に拡げる必要がある。また、共通ゲート電極２２Ａ,２２Ｂ同士を短絡するパターンとするには、例えば、ＮＭＯＳ活性領域１１Ｎまたは１２ＮとＶＳＳ線３０Ｓとの間のスペースを規格セル長方向に拡げる必要がある。その場合でも、共通ゲート電極２３Ａ,２３Ｂ同士を短絡することができないため、この残りの１対の共通ゲート電極は、第１層目の配線層（１Ｍ）を利用して短絡せざるを得ない。

第１案では、共通ゲート電極２本分の配置スペース確保のために、その分、規格セル長方向にセル長を拡大する必要があるが、このことはスタンダードセルアレイ全体でスペース的に大きな無駄が発生するため、到底採用できない。

そこで第２案として、第２配線層（２Ｍ）を利用する方法が考えられる。
図５において、電源線（３０Ｄ,３０Ｓ）や内部配線（３１〜３３）の活性領域コンタクトのための枝部を後退させれば、少なくとも１本程度は共通ゲート線の短絡のための第１層目の配線層（１Ｍ）の配置スペースを確保できそうである。しかし、３本とも接続するにはスペース的に無理があり、少なくとも１本は、さらに上層の第２配線層（２Ｍ）を利用せざるを得ない。

その一方、第１入力ビットＡ１、第２入力ビットＡ２および半加算ビット（Ｓ）は、図５では不図示の隣接セルとの接続を示していない。この隣接セルとの接続に第２配線層（２Ｍ）を利用してもよいが、図５のパターンではその必要もない。この３つのビットの入出力線を第１層目の配線層（１Ｍ）のパターンを変更して達成できる。
そのような場合でも、共通ゲート電極同士の接続のためだけに第２配線層（２Ｍ）を利用することを必須とする図５の配置は、配線層リソースを無駄に使用し、大幅なコスト増を招く不利益がある。

このように上記第１案、第２案の両方とも大幅なコスト増を招くおそれが高いという不利益がある。図４の配置はこのような不利益を招かない点で図５の比較例より優れている。
なお、図４ではＣＯ部においてトランジスタが少ない分、空きスペースがあり、この空きスペースは図５においては生じていない。しかし、この空きスペースは任意セル長方向の空きスペースであり、図１からも分かるように任意セル長方向の空きスペースはもともと多数存在する。したがって、本発明の適用によって任意セル長方向のサイズが多少大きくなってもコスト増に与える影響はないか、あっても非常に軽微である。むしろ、規格セル長を拡大する必要がない、あるいは、上層配線を利用する必要がないという本発明適用により利益が、この任意セル長方向のサイズが大きくなるという不利益を補って余りあるため、本発明の適用はコスト削減に有効である。

また、本発明の適用によって、第１層目の配線層（１Ｍ）やポリシリコンの配線パターンのレイアウト図形において頂点や屈折部分が減少し、形状が単純化している。本発明の適用は、ＯＰＣ処理を含むマスク作製工数、設計工数を減らし、その意味でも製造コストの削減や歩留まり向上がさらに進むという、生産向けデザイン（ＤＦＭ）の観点からの利益をもたらすものである。

［第２適用例］
図６（Ａ）と図６（Ｂ）に、別の適用例として、クロックバッファのセルの回路記号と等価回路図を示す。
クロックバッファは、図６（Ａ）に示すようにインバータを偶数段、縦続接続させたセルであり、そのセルから出力されるクロックのデューティ比ができるだけ同じになるように設計される。このため、通常のバッファよりもＰＭＯＳサイズが大きいか、ＮＭＯＳサイズが小さいのが一般的である。

具体的なクロックバッファの回路では、図６（Ｂ）に示すように、図６（Ａ）の縦続接続されたインバータＩＮＶ１,ＩＮＶ２の各々がインバータ２つを並列接続させて構成されている。このように、１段目、２段目それぞれのインバータＩＮＶ１,ＩＮＶ２を、２つのインバータを並列接続した形で実現すると、インバータの駆動力が確保できる上、本発明を適用しやすくなる。

図７に、図６の回路図をダブルハイトでレイアウトした例を示す。
このレイアウト図では、ＶＤＤ線３１Ｄが規格セル長の中央を任意セル長方向に長く配線され、これと並行に、規格セル長両側の２つの短辺を幅中心とする２つのＶＳＳ線３１Ｓ１,３１Ｓ２が配置されている。これらの３本の電源線は、第２配線層（２Ｍ）を利用して形成されている。

具体的なセル内の回路構成、接続関係は、回路自体が簡単なものであるため説明を省略する。ここで第１適用例と同じ符号の構成として、素子分離絶縁層１０、ＰＭＯＳ活性領域１１Ｐ,１２Ｐ、ＮＭＯＳ活性領域１１Ｎ,１２Ｎが第１適用例と同様に配置されている。活性領域へのコンタクトは、第１適用例では電源線の枝部を設けることで達成していたが、ここでは第１層目の配線層（１Ｍ）で形成された電源接続線３９Ｄ１,３９Ｄ２,３９Ｓ１,３９Ｓ２を設けることで、これを達成している。

内部配線３６,３７は、図６（Ｂ）に示すようにインバータＩＮＶ１,ＩＮＶ２間の接続配線として、第１層目の配線層（１Ｍ）から形成されている。また、内部配線３８は、インバータＩＮＶ２の出力配線として、第１層目の配線層（１Ｍ）から形成され、ＶＤＤ線３１Ｄの下層を規格セル長方向に長く配線されている。

共通ゲート電極２５,２６は、第１適用例の共通ゲート電極２１〜２３（図４）と同様、規格セル長方向に長く互いに並行に配置されている。なお、この共通ゲート線の配置により形成されるＣＭＯＳ対は、図６（Ｂ）と同一符号を付して図７のレイアウト図に示している。

このレイアウトにおいても、図４と同様、通常のシングルハイトセルでは使用できないＶＤＤ線付近の領域までＰＭＯＳトランジスタを形成することができる。また、第１層目の配線層（１Ｍ）までの配線層で規格セル長方向のサイズを拡大することなくシンプルな配線層パターンでレイアウト設計が可能である。そのため、セル面積の増加や空き領域増加を招かずにＰＭＯＳのサイズを大きくでき、歩留まりが高い低コストの半導体集積回路を実現できる。

図８は、規格セル長方向の中央を通って任意セル長方向に長いＶＳＳ線３１Ｓを有するレイアウト図である。このようなレイアウトは、図４の第１適用例でも可能である。
図８が図７と異なる点として、中央にＶＳＳ線３１Ｓが配線され、規格セル長方向の両側のセル短辺に沿ってＶＤＤ線３１Ｄ１,３１Ｄ２が配線されている。これに伴って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタトランジスタの規格セル長方向の配置が図７とは逆である。その他の構成は、図８は図７と共通する。

［比較例２］
図９は、図７および図８に対する比較例となるセルのレイアウト図である。

図９の横方向のレイアウトでは、ＰＭＯＳ活性領域をＶＤＤ線に近づけることが図７のようにできず、またＮＭＯＳ活性領域をＶＳＳ線に近づけることが図８のようにできない。図９では、この２点からトランジスタサイズが制約を受けて、その面積を大きくできない不利益がある。また、共通ゲート電極２５,２６の各々が、Ｈ形状となっているため直線形状の図７や図８の場合より、その配置面積が任意セル長方向に大きい不利益がある。さらに、符号“３６＋３７”で示す、図７および図８の内部配線３６,３７の機能をあわせた内部配線、ならびに、内部配線３８の形状が複雑である。このため、任意セル長のセルサイズがこの点でも大きくなっており、さらにセルを微細化したときにＯＰＣ処理が困難になり歩留まりを落とす可能性が高いという不利益がある。

言い換えると、図７や図８の本発明が適用されたレイアウトでは、これらの図９がかかえる不利益を解消している。

［第３適用例］
図１０に、第２適用例の変形に関する第３適用例の等価回路図を示す。
図１０に示すクロックバッファでは、図６（Ｂ）と比較すると、図６（Ｂ）のインバータＩＮＶ１においてＰＭＯＳトランジスタＰ１１とＰ１２に代えて１つのサイズが大きいＰＭＯＳトランジスタＰ１０ａを設けている。このことはインバータＩＮＶ２においても同様である。つまり、図６（Ｂ）のＰＭＯＳトランジスタＰ１３とＰ１４に代えて１つのサイズが大きいＰＭＯＳトランジスタＰ１０ｂを設けている。

図１１に、図１０の回路を実現するセルの平面図を示す。
図１１を図７と比較すると、図７では上下に分離されていたＰＭＯＳ活性領域１２Ｐと１１Ｐが１つの縦長のＰＭＯＳ活性領域１３Ｐに置き換わっている。そのため、図７では必要であった活性領域間の分離領域（素子分離絶縁層１０の一部）が不要となり、その分、ＰＭＯＳトランジスタのサイズを大きくできる。あるいは、ＰＭＯＳトランジスタのサイズが同じならば、ＮＭＯＳトランジスタのサイズを大きくする余裕が生まれる。
なお、図７に対する図８の変形は、図１１に対しても同様に可能である。

［第４適用例］
図１２（Ａ）と図１２（Ｂ）に、図６を変形した別の適用例として、分岐出力可能なクロックバッファのセルの回路記号と等価回路図を示す。
図１２の回路が図６の回路と異なる点は、後段のインバータＩＮＶ２がインバータＩＮＶ２ＡとインバータＩＮＶ２Ｂとに分割して、それぞれに出力ノードを備えることである。図１２（Ｂ）において、インバータＩＮＶ２Ａの出力ノードを構成する内部配線３８Ａと、インバータＩＮＶ２Ｂの出力ノードを構成する内部配線３８Ｂとが分離して設けられている。その他の構成は、図１２と図６とは基本的に同じである。

図１３に、図１２の回路図をダブルハイトでレイアウトした例を示す。
分岐出力型のクロックバッファは、出力ノードが内部配線３８Ａと内部配線３８Ｂで分離されていることに対応して、その出力ノードの内部配線を中央のＶＤＤ線３１Ｄと交差させる必要がない。このため、図１３に示すように、ＶＤＤ線３１Ｄ（およびＶＳＳ線３１Ｓ１,３１Ｓ２）を第１層目の配線層（１Ｍ）で形成できる。電源線と各活性領域との接続は、各電源線の幹線から延びる分岐線により達成されている。図１３のその他の構成は、図７と共通する。

＜２．第２の実施の形態＞
本第２の実施形態は、規格セル長が基本セル長の３倍のトリプルハイトセルを、図７や図８の変形として示すものである。

図１４に、第２の実施形態に関わるレイアウト図を示す。
例えば図１４の上の２段のダブルハイト部分を図８と同様とみなした場合、最下段の部分が図８に付加されている。あるいは、下の２段のダブルハイト部分を図７と同様とみなした場合、最上段の部分が図７に付加されている。図１４では、前者の見方で、追加部分に新たな符号を付して示している。
なお、図１４のレイアウト図で実現される等価回路は、図６（Ｂ）のインバータＩＮＶ１,ＩＮＶ２の各々を、３並列インバータ構成としたものである。

追加部分（最下段の部分）において、符号“１０Ｐ”がＰＭＯＳ活性領域を示し、符号“１０Ｎ”がＮＭＯＳ活性領域を示す。また、符号“３１Ｄ０”で示すＶＳＳ線が新たに追加されている。このＶＳＳ線３１Ｄ０とＶＤＤ線３１Ｄ１にそれぞれ、第１層目の配線層（１Ｍ）で形成された電源接続線３９Ｓ２と電源接続線３９Ｄ２が設けられている。電源接続線３９Ｓ２と電源接続線３９Ｄ２は、それぞれＮＭＯＳ活性領域１０ＮとＰＭＯＳ活性領域１０Ｐを電源線に接続するための分岐線である。

なお、内部配線（３６＋３７）は、規格セル長の３基本セル分に共通に長く配線されているが、このことは図７や図８でも２基本セル分での連結が可能なことであり、トリプルハイトセルの特別な特徴ではない。
その他の構成は、基本的に図７や図８のダブルハイトセルからの類推適用で説明できる。

なお、ダブルハイトセルからトリプルハイトセルへの修正は、トリプルハイト以上のマルチハイトにも同様な手法で展開できる。
また、ダブルハイトセルの利点は、トリプル以上のマルチハイトセルにも同様に踏襲されている。

＜３．第３の実施の形態＞
トリプル以上のマルチハイトセルでは、全体がＬ字に屈折した非矩形セルへの応用が可能である。
図１に示すようにスタンダードセル方式のレイアウト例では、一般に、任意セル長方向に多数の隙間ができやすいが、規格セル長方向への余裕がない場合も多い。そのため、規格セル長方向の高さを制限しつつも全体のＣＭＯＳ対を多くしたい場合、その一部を任意セル長方向へのＬ字屈曲部に収容させると、配置面積に無駄が生じないことも多い。

本第３の実施の形態は、そのような要請に応えるものであり、例えば図１５のようなレイアウトが採用できる。

図１５においては、図７のダブルハイトセルと図９のシングルハイトセルの右側のＣＭＯＳ対のレイアウトを合体することで、図１４と同様な３つのＣＭＯＳ対を有するセルを実現している。但し、メタル配線層の利用は、図９の２層メタル配線の利用に統一している。また、符号“２７”により示す共通ゲート線は、ＶＤＤ線３１Ｄの下層で分岐して３ＣＭＯＳ対応とした平面形状を有する。これにより初段の３並列インバータが構成される。後段の３並列インバータは、共通ゲート電極２８とＨ型の共通ゲート電極２６（図９参照）とを、第１層目の配線層（１Ｍ）で形成される内部配線（３６＋３７）で共通接続した３つのＣＭＯＳ対を有する。その他、ＮＭＯＳ活性領域１２Ｎに接続する電源分岐線を符号“３９Ｓ０”で示し、ＰＭＯＳ活性領域１２Ｐに接続する電源分岐線を符号“３９Ｄ０”で示している。その他の構成の説明は、図７と図９で既に説明したので、ここでは省略する。

本実施の形態では、トリプルハイトセルと同様な機能をダブルハイトセルと同じ規格セル長で実現できる。このことは、トリプルハイトセルを多数配置する場合、その配置場所の周囲の状況に応じて図１４のレイアウトとするか、図１５のレイアウトとするかを自由に決めて、配置の自由度を高くできる。そのため、より効率的なレイアウトが可能となるという大きな利点をもたらす。但し、図１５ではＶＤＤ線３１Ｄとの交差部分で共通ゲート線２７が分岐しているため、ＰＭＯＳ活性領域１２ＰとＰＭＯＳ活性領域１１Ｐはあまり近づけることができない。しかし、それを補って余りある上記大きな利点があるため、図１５のレイアウトは有用である。

なお、この第３の実施形態を含めると、同相駆動する相補トランジスタ対の数Ｎと、マルチハイトレイアウトの規格セル長が対応する相補トランジスタ対の数Ｍは必ずしも一致する必要はない。つまり、“Ｎ≧Ｍ≧２”の関係を満たす上記数ＮとＭのマルチハイトレイアウトが可能である。

＜４．変形例＞
次に、基板コンタクトに関する変形例を示す。
上述した第１〜第３の実施形態では、そのレイアウト図において基板コンタクトを図示していない。

図１６と図１７に、基板コンタクトのとり方を２例示す。これらの図では、図４に基板コンタクト部分を詳示したものであるが、これと同様な基板コンタクト手法は、他のレイアウト図でも同様に適用できるものである。

本来、基板コンタクトがある場所にゲート・ポリシリコン層配線（共通ゲート線）を通す場合は、図１４のように、ゲート・ポリシリコン層を通す場所だけ基板コンタクトＳＣＨおよび不純物領域を適宜削除する。ここで基板コンタクトＳＣＨは、タップ（Tap）とも呼ばれる。タップ構造は、より詳細にはＰＭＯＳ活性領域１２ＰおよびＰＭＯＳ活性領域１１Ｐと素子分離絶縁層１０の基板深部側で接続されるタップ領域の表面部に、より高濃度のＮ型不純物領域１４Ｎが形成されている。基板コンタクトＳＣＨは、このＮ型不純物領域１４Ｎと第１層目の配線層（１Ｍ）との接続プラグである。これにより、ＰＭＯＳ活性領域１１Ｐと１２Ｐにそれぞれ形成されるＰＭＯＳトランジスタは、そのチャネル形成領域が、ＶＤＤ線３０Ｄから供給されるＶＤＤ電圧に接続されて使用される。また、ＰＭＯＳトランジスタのソース領域は、ＶＤＤ線３０Ｄからの枝と、その枝に接続されたコンタクトによって電源供給される。

一方、ＶＳＳ線３０Ｓ１,３０Ｓ２においても、それぞれ、同様な趣旨で基板コンタクトＳＣＨが多数配置される。この箇所の基板コンタクトＳＣＨは、ＮＭＯＳ活性領域１１Ｎまたは１２ＮをＶＳＳ電圧に接続するために設けられている。厳密には、上記ＮＭＯＳ活性領域１１Ｎまたは１２Ｎに形成されるチャネル形成領域もしくは基板がＶＳＳ電圧に接続される。つまり、このタップ構造には、ＮＭＯＳ活性領域１１ＮまたはＮＭＯＳ活性領域１２Ｎと素子分離絶縁層１０の基板深部側で接続されるタップ領域の表面部に、より高濃度のＰ型不純物領域１４Ｐが形成されている。基板コンタクトＳＣＨは、このＰ型不純物領域１４Ｐと第１層目の配線層（１Ｍ）との接続プラグである。これにより、ＮＭＯＳ活性領域１１Ｎと１２Ｎにそれぞれ形成されるＮＭＯＳトランジスタは、そのチャネル形成領域が、ＶＳＳ電圧に接続されて使用される。また、ＮＭＯＳトランジスタのソース領域はＶＳＳ線３０Ｓ１または３０Ｓ２からの枝と、その枝に接続されたコンタクトによって電源供給される。

あるいは、図１７のように回路セルを、基板コンタクトＳＣＨ（タップと呼ばれる）を有しないタップレス（TapLess）セルとして、その代わりタップセル２を別に用意して併用する。
タップセル２は、図１の任意セル方向に適宜形成される隙間に適宜配置されるため、タップセル２を設けることにより回路セルの配置が影響されないように配慮される。

以上の第１〜第３の実施の形態では、以下の利益が得られる。
第１に、横方向（任意セル長方向）に配線していたメタル配線（内部配線）を減らすことができ、メタルの配線リソースが有効利用される。

第２に、メタルの配線リソースが増加することで、より上位層のメタルを使わなくて済むようになる。

第３に、本発明が非適用の場合では存在しない箇所にポリシリコン・ゲート配線（共通ゲート線）を配線するので、横方向に配線していたポリシリコン・ゲート配線がなくなり、ポリシリコンの配線リソースが増加する。

第４に、ポリシリコン・ゲート配線の形状がシンプルになる。
第５に、ポリシリコン・ゲート配線の形状がシンプルになることで、拡散領域（活性領域）においては、そのレイアウト領域が増え、あるいはレイアウトが容易になる。

第６に、メタルやポリシリコン、拡散領域のレイアウトがしやすくなることで、図形の複雑さが解消され、生産向けデザイン（ＤＦＭ）の観点で有効になる。

第７に、回路セルをマルチハイトにしてＶＤＤ線を共有している箇所においてはＰＭＯＳサイズを大きくすることができ、トランジスタの実装面積効率を向上できる。
同様に、回路セルをマルチハイトにしてＶＳＳ線を共有している箇所においてはＮＭＯＳサイズを大きくすることができ、この点でもトランジスタの実装面積効率を向上できる。

以上の利点は、ＣＭＯＳ回路が、ある信号はペアになるＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲート端子に接続されるのが普通であることを巧みに利用したものである。例えばインバータなら、１組のＣＭＯＳペアの各ゲート端子に対してある信号が接続される。上記第１〜第３の実施形態では、セルの入力信号やセル内部の信号が複数のＣＭＯＳペアのゲート端子に接続される場合に、意図的にマルチハイトでレイアウトすることで、これらＣＭＯＳペアを縦に配置するものである。

１…半導体集積回路、２…タップセル、１０…素子分離絶縁層、１１Ｎ,１２Ｎ…ＮＭＯＳ活性領域、１１Ｐ,１２Ｐ,１３Ｐ…ＰＭＯＳ活性領域、１４Ｎ…Ｎ型不純物領域、１４Ｐ…Ｐ型不純物領域、２１,２１Ａ,２１Ｂ,２２,２２Ａ,２２Ｂ,２３,２３Ａ,２３Ｂ,２４,２５,２６,２７,２８…共通ゲート電極、３０Ｄ等…ＶＤＤ線、３０Ｓ等…ＶＳＳ線、３１〜３８…内部配線、３９Ｄ１等…電源接続線、ＳＨＳＣ…シングルハイト・スタンダードセル、ＷＨＳＣ…ダブルハイト・スタンダードセル、ＭＨＳＣ…マルチハイト・スタンダードセル、ＴＨＳＣ…トリプルハイト・スタンダードセル、１Ｍ…第１層目の配線層、２Ｍ…第２配線層

Claims (9)

1. 一対の対向辺の間隔であるセル長が規格化されたスタンダードセルを複数、組み合わせて配置し相互に接続することにより所望の回路が形成され、
   相補の導電型を有しゲート電極が相互接続される相補トランジスタ対を複数含み、相補トランジスタ対のＮ（≧２）対が同相駆動される相補同相駆動型のスタンダードセルが、前記所望の回路を形成する複数のスタンダードセルに含まれており、
   前記相補同相駆動型のスタンダードセルは、前記相補トランジスタ対の１対分に対応した基本セル長のＭ（Ｎ≧Ｍ≧２）倍のＭ倍セル長で、前記規格化されたセル長のサイズが規定され、
   同相駆動されるＮ対の相補トランジスタ対の少なくともＭ対分の共通ゲート電極が前記Ｍ倍セル長の方向に直線配置され、
   前記共通ゲート電極を有するＭ対の相補トランジスタ対は、少なくとも相補トランジスタ対間で出力が分離している、
   半導体集積回路。
2. 前記共通ゲート電極を有するＭ対の相補トランジスタ対は、
   チャネル導電型が同じ２つのトランジスタがスタンダードセル内で隣り合うように各相補トランジスタ対が配置されており、
   前記チャネル導電型が同じ２つのトランジスタが隣り合う箇所で、同じ導電型の不純物領域が当該２つのトランジスタ間で分離して配置されている、
   請求項１に記載の半導体集積回路。
3. 前記２つのトランジスタは、当該２つのトランジスタが隣り合う箇所で互いに分離された同じ導電型の２つの不純物領域に電圧を供給する電圧供給配線を共有しており、
   前記電圧供給配線が、第１層目のメタル配線層からなる、
   請求項２に記載の半導体集積回路。
4. 前記共通ゲート電極を有するＭ対の相補トランジスタ対は、前記Ｍ倍セル長の方向で２つの相補トランジススタ対が隣接する箇所を通る電圧供給配線を共有しており、
   前記電圧供給配線が、第１層目のメタル配線層からなる、
   請求項１に記載の半導体集積回路。
5. 前記基本セル長のスタンダードセルであるシングルハイトセルと、前記Ｍ倍セル長の前記相補同相駆動型のスタンダードセルであるマルチハイトセルとが、前記所望の回路を形成するために電圧供給配線を共有して隣接配置されている
   請求項１から４の何れか一項に記載の半導体集積回路。
6. 前記マルチハイトセルは、前記Ｍ倍セル長を１／Ｍ等分した前記基本セル長の離間ピッチで、前記Ｍ倍セル長と直交する任意セル長方向に長く並行配置された（Ｍ−１）本の電圧供給配線と、前記Ｍ倍セル長の両側の２つのセル境界をそれぞれ幅中心として隣接セルと共有された２つの共有電圧供給配線との合計（Ｍ＋１）本の電圧供給線を有し、
   前記（Ｍ＋１）本の電圧供給線は交互に配置された電源電圧線と基準電圧線から構成され、
   隣接して並行配置された一対の前記電源電圧線と前記基準電圧線とに接続された前記シングルハイトセルが、前記任意セル長方向で前記マルチハイトセルに対して隣接配置されている、
   請求項５に記載の半導体集積回路。
7. 前記（Ｍ−１）本の電圧供給配線の各々に対して、それぞれトランジスタが形成される同じ導電型の２つの不純物領域が各電源配線の幅中心線を軸として線対称配置され、
   前記共通ゲート電極が、一方の不純物領域、電圧供給配線および他方の不純物領域のそれぞれに交差して直線配置されている、
   請求項６に記載の半導体集積回路。
8. 前記２つの不純物領域の間に存在する素子分離領域に重なるゲート電極の全てが、当該２つの不純物領域の一方側から前記素子分離領域と交差して他方の不純物領域側に延在する前記共通ゲート電極である、
   請求項７に記載の半導体集積回路。
9. 前記（Ｍ＋１）本の電圧供給線と全てのセル内部接続線が第１層目のメタル配線層からなり、
   セル間信号線が第２層目のメタル配線層からなる、
   請求項６に記載の半導体集積回路。

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