JPH06216251A

JPH06216251A - 半導体回路

Info

Publication number: JPH06216251A
Application number: JP5261322A
Authority: JP
Inventors: Masaya Kitagawa; 雅也北川; Shigeru Fujii; 滋藤井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-10-20
Filing date: 1993-10-19
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】基板上に２列型ニットセルとバッファとを配
列させる場合、バッファの両チャンネルのトランジスタ
の駆動能力を殆ど同一に維持し且つ回路全体の高い集積
度を維持する。【構成】基板上に、Ｖ_DD電源線２０、２０及びＶ_SS電
源線２１、２１を、Ｖ_DD電源線３０、３０を外側にして
平行に形成。２列型ユニットセル等の第１のセルＵＣを
形成するＰチャンネル・トランジスタ２２とＮチャンネ
ル・トランジスタ２３を２列、電源線２０…２１に直交
状態で配列。バッファ等の第２のセルＢＦのＰチャンネ
ル・トランジスタ３２は第１のセルＵＣのそれと同じ幅
で且つＶ_DD電源線２０、２０に直交状態で配列。第２の
セルＢＦのＮチャンネル・トランジスタ３３は、第１の
セルＵＣのそれと同じ幅ながら、２本のＶ_SS電源線２
１、２１に掛け渡した直交状態で中央部に配列する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体回路のレイアウト
に関する。詳しくは、基板上に、ＡＳＩＣ（Applicatio
n Specific IC ）回路を構成する２列型ユニットセルと
一緒に、ＡＳＩＣとしてのＬＳＩ内の負荷の大きい信号
線（例えばクロック線）やＡＳＩＣとしてのＭＣＭ（Mu
lti Chip Module ）の信号線を駆動するバッファを配列
するときのレイアウトに関する。

【０００２】ＡＳＩＣは設計方式の点からは、自動設計
によるセミカスタムＩＣと、人手設計によるフルカスタ
ムＩＣとに分類される。この内、セミカスタムＩＣには
ゲートアレイ方式とスタンダード・セル方式があり、い
ずれの方式のＩＣもその大部分が、Ｐチャンネル、Ｎチ
ャンネルのトランジスタを一つずつ有する１列型セルを
２列並べて構成する２列型ユニットセル（ユニットセル
を構成するのに最小の組み合わせ）により形成されてい
る。

【０００３】

【従来の技術】一般に、ＡＳＩＣを製造するに際して、
（ｉ）：ユニットセルをいかに作成し易く（配線し易
く）するか、（ｉｉ）：チップ内にいかに多くのユニッ
トセルを詰め込むことができるか、という条件を考慮し
たレイアウトが大切である。

【０００４】この内、（ｉ）の条件は、上述した２列型
ユニットセルを採用することにより良好に満足されてい
る。これに対し、（ｉｉ）の条件は、ユニットセルのト
ランジスタ幅をいかに小さく形成できるか、またユニッ
トセル同士の間隔をいかに狭めたチップレイアウトにで
きるかという問題に帰着する。設計基準によれば、メタ
ル配線の最小間隔は規定されている。またユニットセル
内の配線は、トランジスタの上層に形成された配線領域
を利用する。このため、トランジスタ幅を小さくすれば
トランジスタ上（上層）の配線チャンネルが減るため、
ユニットセルが構成し難くなるという欠点がある。した
がって、トランジスタ幅は、Ｐチャンネル、Ｎチャンネ
ルとも様々なユニットセルを構成できる範囲で適正な最
小値が選択される。

【０００５】図１５には、そのような検討の結果実現さ
れた２列型ユニットセルのレイアウトの一例を示す。同
図中、符号１がＶ_DD電源を、符号２がＶ_SS電源を示す。
また符号５、６が夫々Ｐチャンネル・トランジスタ、Ｎ
チャンネル・トランジスタを示す。Ｐチャンネル・トラ
ンジスタ５のトランジスタ幅Ｗ_P及びＮチャンネル・ト
ランジスタのトランジスタ幅Ｗ_NはＷ_P＝Ｗ_Nになって
いる。尚、梨地は配線を示す。

【０００６】ところで、ユニットセル同士の間隔を狭く
する課題は、近年、オーバーセルルーティングと呼ばれ
る方式を採用することにより次第に解消されつつあり、
さらなる高集積化が可能になりつつある。この方式は、
ユニットセル上層に配線チャンネルが存在すれば、その
配線チャンネルをチップレイアウトの配線時に使用する
という手法である。

【０００７】しかし、高集積化を目指して設計された図
１５のレイアウトではあるが、図からも分かるように、
Ｐチャンネル、Ｎチャンネル共にそのトランジスタ幅Ｗ
_P＝Ｗ_Nは最小限で且つ同一サイズに設定されているた
め、両チャンネルのトランジスタに駆動能力が差が生じ
てしまう。これは、同一サイズの場合、実効質量の大き
い正孔電子をキャリアとするＰチャンネルに比べ、実効
質量の小さい電子をキャリアとするＮチャンネルの方の
モビリティーが大きいとこに起因している。

【０００８】この駆動能力の差は、同じくＰチャンネル
及びＮチャンネルのトランジスタで構成されるバッファ
にも言えることである。このため、両チャンネルのトラ
ンジスタ幅が同一のバッファで信号線を駆動した場合、
駆動能力に差があるから、信号波形の立上りに要する時
間（Ｔ_rise）とその立下がりに要する時間（Ｔ_fall）に
もやはり差が生じ、例えば図１６に示すように、Ｔ_rise
＞Ｔ_fallとなる。この時間差は、例えば、負荷の軽いＬ
ＳＩ内の信号線を駆動する場合にそんなに問題にならな
いが、ＬＳＩ内の負荷の大きいクロック線を駆動するバ
ッファやＭＣＭ（Multi Chip Module ）の信号線を駆動
する出力バッファの場合は、パルスのデューティ比が変
わってくるなどの問題を引き起こし、システムの設計が
難しくなる。

【０００９】この問題を回避するには、一例として、Ｐ
チャンネルのトランジスタ幅をＮチャンネルのそれより
も２倍にすれば良いことが経験上分かっており、そのた
めのレイアウトとしては例えば図１７及び図１８に示す
ものが知られている（これらの図において、図１５と同
一の構成要素には同一符号を用いる）。図１７、１８に
示すレイアウトには、２列型ユニットセルＵＣの他に、
バッファＢＦが電源線１、１、２、２を共有して配列さ
れている。この内、図１７に示すレイアウトにおいて、
バッファＢＦのＰチャンネルのトランジスタ７の幅Ｗ_P
を紙面上方（ここでは、紙面上の縦方向をＹ方向とす
る）に延ばし、Ｎチャンネルのトランジスタ８の幅Ｗ_N
に比べて単純に２倍の高さになっている。また、図１８
に示すレイアウトは、Ｐチャンネルのトランジスタ７を
Ｎチャンネルのそれに比べて紙面横方向（ここではＸ方
向）に２倍のサイズに延ばしたものである。このように
レイアウトすることにより、係るバッファＢＦで駆動さ
れる信号波形の立上り時間Ｔ _rise及び立下がり時間Ｔ
_fallは図１９に示すように、殆ど_rise＝Ｔ_fallに改善さ
れる。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た図１７のレイアウトにあっては、Ｐチャンネルのトラ
ンジスタ７をＹ方向に延ばしただけであるから、その高
さがユニットセルＵＣのＰチャンネルを構成するトラン
ジスタ５からみても２倍の高さになり、Ｖ_DD電源線１か
らＹ方向に食み出した、高さＨの凸部が形成されてしま
う。この凸部は、他のユニットセルとの間隔を狭くする
上で邪魔になり、ＬＳＩ全体の集積度が低下してしまう
という新たな問題が生じる。

【００１１】また、上述した図１８のレイアウトでは、
Ｎチャンネル・トランジスタ８のＸ方向の横であって、
Ｐチャンネル・トランジスタ７のＹ方向の下に空き領域
Ｒができてしまう。この空き領域Ｒの大きさはＮチャン
ネル・トランジスタ８の約２倍もある。とくに、クロッ
ク線やＭＣＭ信号線を駆動するバッファは、ＬＳＩ内部
の配線を駆動するバッファに比べて大きなサイズを必要
とするため、そのような空き領域の存在は集積度向上の
観点から無視できないものとなる。

【００１２】本発明は、上述した従来のレイアウトの問
題に鑑みてなされたもので、回路上に２列型ニットセル
とバッファとを配列させる場合、バッファのＰチャンネ
ル・トランジスタとＮチャンネル・トランジスタの駆動
能力を殆ど同一に維持し且つ回路全体の高い集積度を維
持できる半導体回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、この発明に係る半導体回路は、互いに平行に配列さ
れた複数の第１の電源線（２０）と、互いに平行に配列
され、第１の電源線（２０）とは異なる電源電圧を供給
すると共に、第１の電源線（２０）と平行に第１の方向
に延在する第２の電源線（２１）と、同じ大きさを有
し、夫々第１及び第２の電源線（２０，２１）に接続さ
れると共に、第２の方向に交互に配置された同数の第１
のＰチャンネル・トランジスタ（２２）及び第１のＮチ
ャンネル・トランジスタ（２３）からなる第１のセル
（ＵＣ）と、夫々第１及び第２の電源線（２０，２１）
に接続されると共に第２の方向に交互に配置された異な
る数の第２のＰチャンネル・トランジスタ（３２）及び
第２のＮチャンネル・トランジスタ（３３）からなる第
２のセル（ＢＦ）とを備え、第２のＰチャンネル・トラ
ンジスタ（３２）は所定の駆動能力を有するように電気
的に並列に接続されている。

【００１４】

【作用】第１のセル（ＵＣ）に電力を供給するために平
行に配列してある、２組の電源（Ｖ_DD電源、Ｖ_SS電源）
の線（２０，２１，２１，２０）を兼用して、第２のセ
ル（ＢＦ）を形成するＰチャンネル、Ｎチャンネルのト
ランジスタ（３２…３３）を、第１のセル（ＵＣ）のＰ
チャンネル、Ｎチャンネルのトランジスタ（２２…２
３）に、電源線走行方向の横並びの位置に配列できる。
この結果、第１のセル（ＵＣ）の幅領域から第２のセル
（ＢＦ）のトランジスタが飛び出たり、第２のセル内部
に無駄な空き領域を形成することもなく、回路全体とし
て高い集積度を確保できる。また、第２のセル（ＢＦ）
の両チャンネルのトランジスタは、例えば、電源線に直
交する方向の両端部に位置する２個のＰチャンネル・ト
ランジスタ（３２，３２）とそれらの中央部に位置する
１個のＮチャンネル・トランジスタ（３３）とで形成さ
れ、キャリアのモビリティの違いから、両者の駆動能力
が等しくなる。このとき、２個のＰチャンネル・トラン
ジスタ（３２，３２）とそれらの中央部に位置する１個
のＮチャンネル・トランジスタ（３３）のトランジスタ
幅を等しくすることで、回路全体の高い集積化を維持し
たまま、両チャンネルのトランジスタ間の距離を大きく
とることができ、ラッチアップ現象の防止上有利にな
る。

【００１５】

【実施例】以下、本発明の第１実施例を、図１〜図３に
基づき説明する。本実施例では、本発明がＭＣＭ構造及
び／又はクロックバッファを有する半導体回路に適用さ
れている。

【００１６】ＭＣＭ構造及び／又はクロックバッファで
は、半導体基板上に複数個のＬＳＩチップが搭載される
とともに、複数個の入出力バッファが搭載されるもので
ある。ＬＳＩチップの各々には、２列型ユニットセルが
多数形成されている。また、入出力バッファの各々は等
価的には図３に示すように、各１個のＭＯＳ型のＰチャ
ンネル・トランジスタ及びＮチャンネル・トランジスタ
により構成されている。

【００１７】上記２列型ユニットセルとＭＣＭを駆動す
る出力バッファ（入出力バッファの一つ）のレイアウト
の一例を図１に示す。同図に示す回路には、Ｖ_DD電源の
電源線２０及びＶ_SS電源の電源線２１が２組平行に配列
されている。いま、電源線２０、２１に平行な方向をＸ
方向、直交する方向をＹ方向とすると、Ｖ_DD電源線２
０、２０のＹ方向内側を、Ｖ_SS電源線２１、２１がＸ方
向に走行している。

【００１８】２列型ユニットセルＵＣは各々、従来と同
様にＹ方向に配列され、Ｖ_DD電源線２０、２０に各々接
続されたＰチャンネル・トランジスタ２２、２２及びＶ
_SS電源線２１、２１に各々接続されたＮチャンネル・ト
ランジスタ２３、２３を有し、２列の基本セル列で構成
されている。なお、Ｐチャンネル・トランジスタ２２及
びＮチャンネル・トランジスタ２３のトランジスタ幅は
同じで、Ｗ_P＝Ｗ_Nである。

【００１９】これに対してバッファＢＦは、Ｖ_DDは電源
線２０、２０に各々接続された２つのＰチャンネル・ト
ランジスタ３２、３２と、Ｖ_SS電源線２１、２１に跨が
って接続された１つのＮチャンネル・トランジスタ３３
とから成り、それらのトランジスタがＹ方向に配列され
ている。Ｐチャンネル・トランジスタ３２の個々の幅Ｗ
_PとＮチャンネル・トランジスタ３３の幅Ｗ_NはＷ_P＝
Ｗ_Nであり、しかも２列型ユニットセルＵＣの対応する
チャンネルのトランジスタ幅とも等しい。

【００２０】これにより、Ｐチャンネルのトランジスタ
３２、２２は、２列型ユニットセルＵＣ及びバッファＢ
Ｆの間でＹ方向の位置が一致している。Ｎチャンネルの
トランジスタ３３、２３については、出力バッファＢＦ
のトランジスタ３３の方が２列型ユニットセルＵＣの２
つのトランジスタ２３、２３よりも１個少なく、且つ、
Ｙ方向中央寄りに位置している。なお、バッファＢＦの
２つのＰチャンネル・トランジスタ３３、３３はゲート
配線３５により共通化されており、電気的には並列に接
続されている。

【００２１】上記２列型ユニットセルＵＣの等価回路を
図２（ａ）に、バッファＢＦの等価回路を図２（ｂ）に
各々示す。

【００２２】このように配列することにより、バッファ
ＢＦのＰチャンネル・トランジスタ３２、３２はＮチャ
ンネル・トランジスタ３３に比べて、実効上、２倍のト
ランジスタ幅「２・Ｗ_P」を有することになる。このた
め、Ｐチャンネル及びＮチャンネルで両トランジスタの
駆動能力は同等になるから、信号の立ち上り時間及び立
ち下がり時間もほぼ同じになり、システムの設計の容易
化が図られる。

【００２３】また、バッファＢＦの各トランジスタは、
２列型ユニットセルＵＣの電源線２０、２０、２１、２
１を共有し、しかも、そのセルＵＣの各トランジスタの
Ｘ方向で横並びの状態でレイアウトできる。これによ
り、バッファＢＦのトランジスタがＹ方向に飛び出して
凸部を形成したり、内部に顕著な空き領域を形成すると
いうこともない。したがって、バッファＢＦと２列型ユ
ニットセルＵＣとを混在させる場合でも、前述した２列
型ユニットセルの単独レイアウト時の高い集積度を維持
できる。

【００２４】さらに、２列型ユニットセルＵＣにおける
両チャンネル・トランジスタ２２、２３間のＹ方向の距
離ｄ₁に対して、バッファＢＦの両チャンネル・トラン
ジスタ３２、３３間のＹ方向の距離ｄ₂はｄ₁＜ｄ₂に
なる。この結果、ラッチアップ現象を発生し難くなると
いう利点もある。

【００２５】図１に示したレイアウトの具体例を図４に
示す。同図中、梨地は配線を示す。

【００２６】さらに、本発明の他の応用例として、上述
したバッファＢＦでは、Ｐチャンネル・トランジスタ３
２のゲートがＶ_DD電源にクリップされ、Ｎチャンネル・
トランジスタ３３のそれがＶ_SS電源にクリップされ、回
路的には動作しないが、図５に示す如くこのバッファを
入力バッファのＥＳＤ（静電保護）対策のダイオードと
して使用できる。

【００２７】続いて、本発明の第２実施例を図６に基づ
き説明する。同図中、図１と同一部分には同一符号を付
し、その説明は省略する。

【００２８】図６に示すバッファＢＦは、バッファ自体
の駆動能力を高め、大きい負荷に対処するために、両チ
ャンネル・トランジスタ３２、３３のＸ方向のサイズを
前述した第１実施例のものの約２倍にしたものである。
そのほかの構成は図１のものと同一である。

【００２９】次に、本発明の第３実施例を図７と共に説
明する。同図中、図１と同一部分には同一符号を付し、
その説明は省略する。

【００３０】図７では、電源Ｖ_DDの電源線２０、２０と
電源Ｖ_SSの電源線２１、２１とのＹ方向の位置が、前述
した第１実施例のものとは反対になっている。これに伴
い、２列型ユニットセルＵＣのＰチャンネル・トランジ
スタ２２とＮチャンネル・トランジスタ２３の位置が第
１実施例のものとは反対になっており、バッファＢＦは
１つのＰチャンネル・トランジスタ３２と２つのＮチャ
ンネル・トランジスタ３３とにより構成される。Ｎチャ
ンネル・トランジスタ３３はゲート配線３５を介して接
続されており、２つのＮチャンネル・トランジスタ３３
は電気的に並列に接続されている。又、Ｐチャンネル・
トランジスタ３２とＮチャンネル・トランジスタ３３の
各々のＸ方向の長さ及びＰチャンネル・トランジスタ３
２のＹ方向の幅は夫々第１実施例の場合の約２倍となっ
ている。これにより、バッファＢＦ自体の駆動能力を高
め、大きい負荷に対処することができる。

【００３１】尚、Ｐチャンネル・トランジスタ２２及び
Ｎチャンネル・トランジスタ２３、３３のＹ方向の長さ
は同じであり、両チャンネル・トランジスタ２２、２３
のＸ方向の幅は同じである。その他の構成は図１のもの
と同一である。

【００３２】次に、本発明の第４実施例を図８と共に説
明する。同図中、図１と同一部分には同一符号を付し、
その説明は省略する。

【００３３】図８では、電源Ｖ_DDの電源線２０、２０と
電源Ｖ_SSの電源線２１、２１とのＹ方向の位置が、前述
した第１実施例のものとは反対になっている。これに伴
い２列型ユニットセルＵＣのＰチャンネル・トランジス
タ２２とＮチャンネル・トランジスタ２３の位置が第１
実施例のものとは反対になっており、バッファＢＦは１
つのＰチャンネル・トランジスタ３２と２つのＮチャン
ネル・トランジスタ３３とにより構成される。Ｎチャン
ネル・トランジスタ３３はゲート配線３５を介して接続
されており、２つのＮチャンネル・トランジスタ３３は
電気的に並列に接続されている。又、両チャンネル・ト
ランジスタ３２、３３のＸ方向の長さは第１実施例の場
合と同じであり、Ｐチャンネル・トランジスタ３２のＹ
方向の幅は第１実施例の場合の約２倍となっている。こ
れにより、バッファＢＦ自体の駆動能力を高め、大きい
負荷に対処することができる。その他の構成は図１のも
のと同一である。

【００３４】図９（ａ）は、図７及び図８に示す第３及
び第４実施例における２列型ユニットセルＵＣの等価回
路を示す。又、図９（ｂ）は、図７及び図８に示す第３
及び第４実施例におけるバッファＢＦの等価回路を示
す。

【００３５】上記第２，第３及び第４実施例によれば、
半導体基板上にバッファＢＦ及び２列型ユニットセルＵ
Ｃが混在していても、スペースを有効に利用しているの
で、レイアウトパターン中に２列型ユニットセルだけが
配置されている場合に実現できる高い集積度を維持でき
る。

【００３６】尚、本発明はＭＣＭを駆動するバッファへ
の適用に限定されるものではない。本発明は、ＬＳＩ内
のクロック線のような負荷の大きい信号線を駆動するバ
ッファにも適用可能であり、この場合も上記のレイアウ
トパターンを用いることにより上述したのと同様の効果
を得ることができる。つまり、本発明は図５に示したＥ
ＳＤ保護回路の入力バッファや、ＬＳＩ内のクロックバ
ッファ等にも適用可能である。

【００３７】次に、本発明の第５及び第６実施例を説明
する。これらの実施例では、本発明がゲートアレイに適
用されている。

【００３８】図１０は、ゲートアレイのバルク構造を示
す。同図中、図１と同一部分には同一符号を付し、その
説明は省略する。

【００３９】図１０中、Ｐチャンネル・トランジスタ２
２及びＮチャンネル・トランジスタ２３は夫々Ｘ方向に
沿って配列されており、Ｙ方向に沿っては交互に設けら
れている。両チャンネル・トランジスタ２２，２３は、
各々Ｘ方向の長さが同じであり、又、Ｙ方向の幅も同じ
である。

【００４０】ＣＭＯＳ回路を設計する際、一般に同じ数
のＰチャンネル・トランジスタとＮチャンネル・トラン
ジスタとが用いられる。しかし、例えば信号波形の立上
り時間及び立下り時間を略同一として入出力バッファで
の好ましくない遅延を防止したり、クロックドライバで
の信号のデューティー比を一定に保つには、Ｎチャンネ
ル・トランジスタより多くのＰチャンネル・トランジス
タを使用する必要がある。ところが、Ｎチャンネル・ト
ランジスタより多くのＰチャンネル・トランジスタを使
用する場合であっても、使用されないトランジスタ及び
使用さない領域（空き領域）がゲートアレイ上できるだ
け少くなるような効率の良いレイアウトパターンを実現
する必要がある。

【００４１】第５実施例では、図１１に破線で示す如
く、ユニットセルＵＣ１を図１０中の第１及び第２の行
Ｒ１，Ｒ２の同数のＰチャンネル・トランジスタ２２及
びＮチャンネル・トランジスタ２３により構成できる。
同様にして、図１１に破線で示す如く、ユニットセルＵ
Ｃ２を図１０中の第２及び第３の行Ｒ２，Ｒ３の同数の
Ｐチャンネル・トランジスタ２２及びＮチャンネル・ト
ランジスタ２３により構成きる。つまり、ユニットセル
ＵＣ１，ＵＣ２のＹ方向上の位置をずらすことができ
る。これにより、ゲートアレイ上に異なる数のＰチャン
ネル・トランジスタ２２及びＮチャンネル・トランジス
タ２３を用いるバッファ等が形成された場合でも、ユニ
ットセルの位置を適宜ずらすことにより、この様なバッ
ファ等が設けられることにより従来発生していた空き領
域をなくすことができる。

【００４２】図１２は、第５実施例が適用された回路の
レイアウトパターンを示す。この場合、バッファ（又は
セル）ＢＦは、Ｎチャンネル・トランジスタ２３に比べ
て２倍の数のＰチャンネル・トランジスタ２２を用い
る。しかし、同図に示す如く、ユニットセルＵＣのＹ方
向上の位置は必要に応じてずらして配置可能なので、ゲ
ートアレイ上での空き領域は最小とすることができる。
つまり、バッファＢＦを設けても、ゲートアレイ上の空
き領域を増加させることはない。

【００４３】図１３は、ゲートアレイの他のバルク構造
を示す。同図中、図１と同一部分には同一符号を付し、
その説明は省略する。

【００４４】図１３中、Ｐチャンネル・トランジスタ２
２及びＮチャンネル・トランジスタ２３は夫々Ｙ方向に
沿って配列されており、Ｘ方向に沿っては交互に設けら
れている。両チャンネル・トランジスタ２２，２３は、
各々Ｘ方向の長さが同じであり、又、Ｙ方向の幅も同じ
である。更に、Ｙ方向に細長い形状を有する図１０の両
チャンネル・トランジスタ２２，２３と比較すると、図
１３に示す両チャンネル・トランジスタ２２，２３はＸ
方向に細長い形状を有する。

【００４５】図１４は、第６実施例が適用された回路の
レイアウトパターンを示す。この場合、バッファ（セ
ル）ＢＦは、Ｎチャンネル・トランジスタ２３に比べて
２倍の数のＰチャンネル・トランジスタ２２を用いる。
しかし、同図に示す如く、ユニットセルＵＣのＸ方向上
の位置は必要に応じてずらして配置可能なので、ゲート
アレイ上での空き領域は最小とすることができる。つま
り、バッファＢＦを設けても、ゲートアレイ上の空き領
域を増加させることはない。

【００４６】上記第５及び第６実施例によれば、レイア
ウトパターン中任意の隣接する行のＰチャンネル・トラ
ンジスタ２２及びＮチャンネル・トランジスタ２３が対
称的に使用されるようにユニットセルＵＣ及びハッファ
ＢＦが形成される。これにより、或るセル，バッファ等
により用いられる両チャンネル・トランジスタ２２，２
３の数の比にかかわらず、高いゲート利用効率を実現し
得る。

【００４７】言うまでもないが、図１０〜図１４におい
て、両チャンネル・トランジスタ２２，２３はトランジ
スタではなくゲートであっても良い。

【００４８】以上、本発明を実施例により詳細に説明し
たが、本発明はこれらの実施例に限定されるものではな
く、種々の変形又は改良が可能であることは言うもまで
もない。

【００４９】

【発明の効果】以上説明したように、本発明に係る半導
体回路のレイアウトによれば、第１のセルと第２のセル
とを電源線を共有して同一トランジスタ幅内に収めた状
態で配列させることができ、無駄な空き領域も殆ど排除
できるから、第１のセル（例えば２列型ユニットセル）
を単独にレイアウトする場合と同等の高い集積度を維持
できるのみならず、第２のセル（例えばバッファ）の
Ｐ，Ｎ両チャンネルのトランジスタの駆動能力を同じに
設定でき、システム設計上の容易化を図ることができ
る。とくに、バッファのＮチャンネル・トランジスタを
回路内側に配置する場合、その両チャンネルのトランジ
スタ幅をユニットセルのそれと同じに設定でき、駆動能
力の同一化と共に、バッファの両チャンネルのトランジ
スタ間の距離を大きくとることができ、ラッチアップ現
象を回避する上で有利になる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体回路の概要を
示すレイアウト図である。

【図２】（ａ），（ｂ）は第１実施例の２列型ユニット
セル及びバッファの等価回路図である。

【図３】バッファの回路図である。

【図４】実施例のレイアウト法を適用した回路の詳細な
レイアウト図である。

【図５】バッファの応用例を示す回路図である。

【図６】本発明の第２実施例に係る半導体回路の概要を
示すレイアウト図である。

【図７】本発明の第３実施例に係る半導体回路の概要を
示すレイアウト図である。

【図８】本発明の第４実施例に係る半導体回路の概要を
示すレイアウト図である。

【図９】（ａ），（ｂ）は第３及び第４実施例の２列型
ユニットセル及びバッファの等価回路図である。

【図１０】半導体回路のバルク構造のレイアウトパター
ンを示す平面図である。

【図１１】図１０のバルク構造を用いた本発明の第５実
施例のユニットセルのレイアウトパターンを示す平面図
である。

【図１２】第５実施例が適用された回路のレイアウトパ
ターンを示す平面図である。

【図１３】半導体回路の他のバルク構造のレイアウトパ
ターンを示す平面図である。

【図１４】図１３のバルク構造を用いた本発明の第６実
施例のユニットセルのレイアウトパターンを示す平面図
である。

【図１５】２列型ユニットセルを単独に配列した場合の
詳細なレイアウト図である。

【図１６】Ｐチャンネル、Ｎチャンネルのトランジスタ
の駆動能力の違いを説明する波形図である。

【図１７】従来の配置の一例のレイアウト図である。

【図１８】従来の配置の別の例を示すレイアウト図であ
る。

【図１９】Ｐチャンネル、Ｎチャンネルのトランジスタ
の駆動能力の同一化を説明する波形図である。

【符号の説明】

２０Ｖ_DD電源線２１Ｖ_SS電源線２２２列型ユニットセルのＰチャンネル・トランジス
タ２３２列型ユニットセルのＮチャンネル・トランジス
タ３２バッファのＰチャンネル・トランジスタ３３バッファのＮチャンネル・トランジスタ

Claims

【特許請求の範囲】

【請求項１】互いに平行に配列された複数の第１の電
源線（２０）と、互いに平行に配列され、該第１の電源線（２０）とは異
なる電源電圧を供給すると共に、該第１の電源線（２
０）と平行に第１の方向に延在する第２の電源線（２
１）と、同じ大きさを有し、夫々該第１及び第２の電源線（２
０，２１）に接続されると共に、第２の方向に交互に配
置された同数の第１のＰチャンネル・トランジスタ（２
２）及び第１のＮチャンネル・トランジスタ（２３）か
らなる第１のセル（ＵＣ）と、夫々第１及び第２の電源線（２０，２１）に接続される
と共に第２の方向に交互に配置された異なる数の第２の
Ｐチャンネル・トランジスタ（３２）及び第２のＮチャ
ンネル・トランジスタ（３３）からなる第２のセル（Ｂ
Ｆ）とを備え、該第２のＰチャンネル・トランジスタ（３２）が所定の
駆動能力を有するように電気的に並列に接続された、半
導体回路。
【請求項２】前記第２のＰチャンネル・トランジスタ
（３２）及び第２のＮチャンネル・トランジスタ（３
３）は、前記第１のＰチャンネル・トランジスタ（２
２）及び第１のＮチャンネル・トランジスタと同じ大き
さを有する、請求項１記載の半導体回路。
【請求項３】前記第２のＰチャンネル・トランジスタ
（３２）及び第２のＮチャンネル・トランジスタ（３
３）は、前記第１のＰチャンネル・トランジスタ（２
２）及び第１のＮチャンネル・トランジスタ（２３）よ
り前記第１の方向上の長さが長い、請求項１記載の半導
体回路。
【請求項４】前記第２のＰチャンネル・トランジスタ
（３２）は、前記第１のＰチャンネル・トランジスタ
（２２）及び第１のＮチャンネル・トランジスタ（２
３）より前記第１の方向と直交する方向上の幅が大き
い、請求項３記載の半導体回路。
【請求項５】前記第２のＰチャンネル・トランジスタ
（３２）は、前記第１のＰチャンネル・トランジスタ
（２２）及び第１のＮチャンネル・トランジスタ（２
３）より前記第１の方向と直交する方向上の幅が大き
い、請求項１記載の半導体回路。
【請求項６】前記第２のＮチャンネル・トランジスタ
（３３）は、前記第１のＰチャンネル・トランジスタ
（２２）及び第１のＮチャンネル・トランジスタ（２
３）と同じ大きさを有し、前記第２のＰチャンネル・ト
ランジスタ（３２）は、前記第１のＰチャンネル・トラ
ンジスタ（２２）、第１のＮチャンネル・トランジスタ
（２３）及び第２のＮチャンネル・トランジスタ（３
３）と前記第１の方向上の長さが同じである、請求項５
記載の半導体回路。
【請求項７】前記第２のＰチャンネル・トランジスタ
（３２）の前記所定の駆動能力は、前記第２のＮチャン
ネル・トランジスタ（３３）の駆動能力と同等である、
請求項１〜６のうちいずれか一項記載の半導体回路。
【請求項８】前記第２の方向は、前記第１の方向と直
交する方向である、請求項１〜７のうちいずれか一項記
載の半導体回路。
【請求項９】２本の第２の電源線（２１）は２本の第
１の電源線（２０）の間に設けられており、前記第２の
Ｎチャンネル・トランジスタ（３３）は２つの第２のＰ
チャンネル・トランジスタ（３２）の間にある該２本の
第２の電源線（２１）と一部重なるように配置されてい
る、請求項８記載の半導体回路。
【請求項１０】２本の第１の電源線（２０）は２本の
第２の電源線（２１）の間に設けられており、前記第２
のＰチャンネル・トランジスタ（３２）は２つの第２の
Ｎチャンネル・トランジスタ（３３）の間にある該２本
の第１の電源線（２０）と一部重なるように配置されて
いる、請求項８記載の半導体回路。
【請求項１１】前記第１のセルは、任意の互いに隣接
する第１のセルの前記第２の方向上の位置がずらされて
配置されている、請求項８記載の半導体回路。
【請求項１２】前記第２の方向は、前記第１の方向と
平行な方向である、請求項１記載の半導体回路。
【請求項１３】前記第１のセルは、任意の互いに隣接
する第１のセルの前記第１の方向上の位置がずらされて
配置されている、請求項１２記載の半導体回路。