JPS63152144A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63152144A JPS63152144A JP61298711A JP29871186A JPS63152144A JP S63152144 A JPS63152144 A JP S63152144A JP 61298711 A JP61298711 A JP 61298711A JP 29871186 A JP29871186 A JP 29871186A JP S63152144 A JPS63152144 A JP S63152144A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、種々の論理を構成する半導体集積回路装置に適用し
た有効なものである。
に、種々の論理を構成する半導体集積回路装置に適用し
た有効なものである。
種々の論理回路を構成することができる半導体集積回路
装置の一つとして、例えばゲートアレイがある。ゲート
アレイの個々の基本セルは１例えばバイポーラトランジ
スタと抵抗素子からなる。
装置の一つとして、例えばゲートアレイがある。ゲート
アレイの個々の基本セルは１例えばバイポーラトランジ
スタと抵抗素子からなる。
個々の基本セルには所定電位、例えばＶｃｃ（ＯＶ）を
給電する。この所定電位は、例えば縦方向に延在する第
１層目のアルミニウム膜からなる第１配線と、横方向に
延在する第２層目のアルミニウム膜からなる第２配線で
給電する。
給電する。この所定電位は、例えば縦方向に延在する第
１層目のアルミニウム膜からなる第１配線と、横方向に
延在する第２層目のアルミニウム膜からなる第２配線で
給電する。
なお、ＰチャネルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥ
Ｔとで種々の論理を構成するゲートアレイに関する技術
が１日経マグロウヒル社発行、「日経マイクロデバイス
Ｊ、１９８６年９月号、ｐ６５〜ｐ７９に記載されてい
る。
Ｔとで種々の論理を構成するゲートアレイに関する技術
が１日経マグロウヒル社発行、「日経マイクロデバイス
Ｊ、１９８６年９月号、ｐ６５〜ｐ７９に記載されてい
る。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
前記第１配線、第２配線の配線パターンは、基本セルの
配置、論理回路の構成を変更するたびにそれに合せて変
えなければならない。
配置、論理回路の構成を変更するたびにそれに合せて変
えなければならない。
本発明の目的は、配線設計の自由度を高めることにある
。
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、下層の第１配線と上層の第２配線の中間層に
論理領域の一端から他端まで延在する第３配線を設け、
選択された前記第１配線と選択された第２配線を前記第
３配線で接続する。
論理領域の一端から他端まで延在する第３配線を設け、
選択された前記第１配線と選択された第２配線を前記第
３配線で接続する。
上記した手段によれば、第１配線の配線パターンと第２
配線の配線パターンをそれぞれ個別に設計することがで
きるので、配線設計の自由度を高めることができる。
配線の配線パターンをそれぞれ個別に設計することがで
きるので、配線設計の自由度を高めることができる。
以下、本発明を実施例とともに説明する。
第１図は、バイポーラトランジスタを用いて種々の論理
回路が構成される半導体集積回路装置の平面図である。
回路が構成される半導体集積回路装置の平面図である。
第１図において、１はぎ型単結晶シリコンからなる半導
体基板（チップ）であり、その周辺に入出力回路を構成
する■／○セル２を複数配置している。個々のＩ１０セ
ル２は、例えばバイポーラトランジスタと抵抗素子とを
複数づつ有し、これらのバイポーラトランジスタと抵抗
素子の間を例えばアルミニウム膜からなる配線によって
接続して入力バッファ、出カバソファ等を構成する。３
は基本セル列であり、個々の基本セル列３は複数のバイ
ポーラトランジスタと複数の抵抗素子を有する基本セル
３Ａを列状に複数配置してなっている。基本セル列３と
３の間は配線領域４である。
体基板（チップ）であり、その周辺に入出力回路を構成
する■／○セル２を複数配置している。個々のＩ１０セ
ル２は、例えばバイポーラトランジスタと抵抗素子とを
複数づつ有し、これらのバイポーラトランジスタと抵抗
素子の間を例えばアルミニウム膜からなる配線によって
接続して入力バッファ、出カバソファ等を構成する。３
は基本セル列であり、個々の基本セル列３は複数のバイ
ポーラトランジスタと複数の抵抗素子を有する基本セル
３Ａを列状に複数配置してなっている。基本セル列３と
３の間は配線領域４である。
この配線領域４には、例えば基本セル列３が延在してい
る方向と同一方向に延在する第［層目のアルミニウム膜
からなる信号配線あるいは種々の給電配線が延在する。
る方向と同一方向に延在する第［層目のアルミニウム膜
からなる信号配線あるいは種々の給電配線が延在する。
給電配線としては、例えば電位Ｖｃｃ（ＯＶ）を給電す
る配線、電位ｖｉ：ｇＬ（−３Ｖ）を給電する配線、電
位”１ｓＬ（４■）を給電する配線、電位■１ア （−
２Ｖ）を給電する配線、電位ＶＥＭ （５Ｖ）を給電
する配線等がある。Ｉ１０セル２より内側の領域すなわ
ち基本セル列３が配置しである領域が、論理領域である
。この論理領域は、後述するように、第１層目のアルミ
ニウム膜からなる配線、第２層目のアルミニウム膜から
なる配線、第３層目のアルミニウム膜からなる配線、第
４層目のアルミニウム膜からなる配線を用いて種々の論
理が構成される。
る配線、電位ｖｉ：ｇＬ（−３Ｖ）を給電する配線、電
位”１ｓＬ（４■）を給電する配線、電位■１ア （−
２Ｖ）を給電する配線、電位ＶＥＭ （５Ｖ）を給電
する配線等がある。Ｉ１０セル２より内側の領域すなわ
ち基本セル列３が配置しである領域が、論理領域である
。この論理領域は、後述するように、第１層目のアルミ
ニウム膜からなる配線、第２層目のアルミニウム膜から
なる配線、第３層目のアルミニウム膜からなる配線、第
４層目のアルミニウム膜からなる配線を用いて種々の論
理が構成される。
なお、第４層目は給電配線のみである。５Ａ、５Ｂは、
半導体集積回路装置の外部電極としてのバンプ電極であ
る。バンプ電極５Ａ、５Ｂは、半導体基板１上に複数配
置されているが、そのうち例えば外側の３列のバンプ電
極５Ａが■／○セル２用のものであり、それより内側（
矢印ｌより内側うのバンプ電極５Ｂが論理領域に構成さ
れた論理回路用のものである。外側のバンプ電極５Ａは
、電位Ｖｃｃ、電位Ｖ５ＥＬ、電位ｖＥｓＬ、電位ＶＴ
Ｔ、電位Ｖ６ｓ等の電源用のもの、入力信号用および出
力信号用のものが配置されている。それぞれのバンプ電
極５Ａは、所定の１１０セル２に接続している。内側の
バンプ電極５Ｂは、電位■ｃｃ、電位ＶＥｌｉ：Ｌ、電
位ＶＥ 、、電位Ｖ、、。
半導体集積回路装置の外部電極としてのバンプ電極であ
る。バンプ電極５Ａ、５Ｂは、半導体基板１上に複数配
置されているが、そのうち例えば外側の３列のバンプ電
極５Ａが■／○セル２用のものであり、それより内側（
矢印ｌより内側うのバンプ電極５Ｂが論理領域に構成さ
れた論理回路用のものである。外側のバンプ電極５Ａは
、電位Ｖｃｃ、電位Ｖ５ＥＬ、電位ｖＥｓＬ、電位ＶＴ
Ｔ、電位Ｖ６ｓ等の電源用のもの、入力信号用および出
力信号用のものが配置されている。それぞれのバンプ電
極５Ａは、所定の１１０セル２に接続している。内側の
バンプ電極５Ｂは、電位■ｃｃ、電位ＶＥｌｉ：Ｌ、電
位ＶＥ 、、電位Ｖ、、。
電位ＶＥＭ等の電源用のもののみであり、信号用のもの
は設けられていない。それぞれのバンプ電極５Ｂは、所
定の基本セル３Ａに接続している。
は設けられていない。それぞれのバンプ電極５Ｂは、所
定の基本セル３Ａに接続している。
次に、第４層目のアルミニウム膜からなる配線と第３層
目のアルミニウム膜からなる配線のレイアウトの一例を
説明する。
目のアルミニウム膜からなる配線のレイアウトの一例を
説明する。
第２図は、第４層目と第３層目のアルミニウム膜からな
る配線を示した半導体チップ（基板１）の平面図である
。第２図では論理領域を一点鎖線によって囲んで示して
いる。一点鎖線の外側がｌ／○セル２が設けられている
周辺領域である。
る配線を示した半導体チップ（基板１）の平面図である
。第２図では論理領域を一点鎖線によって囲んで示して
いる。一点鎖線の外側がｌ／○セル２が設けられている
周辺領域である。
第２図において、７はＩ１０セル２上の配線領域である
。６Ａ、６Ｂは第４層目のアルミニウム膜からなる配線
であり、配線領域７を延在している。配線６Ａは例えば
電位Ｖｃｃ（ＯＶ）を給電する配線、配線６Ｂは例えば
電位ＶＥＥＬ（−３Ｖ）を給電する配線である。第２図
では、配線６Ａ、６Ｂが半導体チップ１の周辺を切れる
ことなく連続して周辺するように示しているが、種々変
形可能であり、例えば四辺の夫々に分割して設けられて
いてもよい。一方、図示していないが、配５線６Ａ、６
Ｂの間あるいは側部には１例えば電位ＶＥ Ｌ （
４Ｖ） 、電位ＶＴ Ｔ （２Ｖ） 、電位ＶＩＥＭ
（５Ｖ）を給電するための第４層目のアルミニウム
膜からなる配線が設けられる。また、配線６Ａ、６Ｂの
側部あるいはそれらの間には第４層目のアルミニウム膜
からなる信号配線が設けられる。配線領域７には第３層
目のアルミニウム膜からなる給電配線及び信号配線、第
２層目のアルミニウム膜からなる給電配線及び信号配線
、第１層目のアルミニウム膜からなる給電配線及びイご
分配線が設けられる。これら第４Ｎ目乃至第１層目の給
電配線又は信号配線を通して第１図に示したバンプ電極
５Ａを所定のＩ１０セル２に接続している。
。６Ａ、６Ｂは第４層目のアルミニウム膜からなる配線
であり、配線領域７を延在している。配線６Ａは例えば
電位Ｖｃｃ（ＯＶ）を給電する配線、配線６Ｂは例えば
電位ＶＥＥＬ（−３Ｖ）を給電する配線である。第２図
では、配線６Ａ、６Ｂが半導体チップ１の周辺を切れる
ことなく連続して周辺するように示しているが、種々変
形可能であり、例えば四辺の夫々に分割して設けられて
いてもよい。一方、図示していないが、配５線６Ａ、６
Ｂの間あるいは側部には１例えば電位ＶＥ Ｌ （
４Ｖ） 、電位ＶＴ Ｔ （２Ｖ） 、電位ＶＩＥＭ
（５Ｖ）を給電するための第４層目のアルミニウム
膜からなる配線が設けられる。また、配線６Ａ、６Ｂの
側部あるいはそれらの間には第４層目のアルミニウム膜
からなる信号配線が設けられる。配線領域７には第３層
目のアルミニウム膜からなる給電配線及び信号配線、第
２層目のアルミニウム膜からなる給電配線及び信号配線
、第１層目のアルミニウム膜からなる給電配線及びイご
分配線が設けられる。これら第４Ｎ目乃至第１層目の給
電配線又は信号配線を通して第１図に示したバンプ電極
５Ａを所定のＩ１０セル２に接続している。
８は第４層目のアルミニウム膜からなる電源配線であり
、論理領域の一端から他端まで横切るように延在してい
る。周辺の配線領域７までは達していない。電源配線８
は、例えば電位Ｖｃｃ（０■）、電位ＶＥ：ＥＬ （
３Ｖ）、電位Ｖ＋＝ Ｌ （−４Ｖ）、電位■７ア
（−２Ｖ）、電位ＶＥＸ（−５Ｖ）等を給電する。論理
領域においては、第４層目は電源配線８のみであり、信
号配線は設けられていない。この電源配ａ８に第１図に
示したバンプ電極５Ｂを接続する。
、論理領域の一端から他端まで横切るように延在してい
る。周辺の配線領域７までは達していない。電源配線８
は、例えば電位Ｖｃｃ（０■）、電位ＶＥ：ＥＬ （
３Ｖ）、電位Ｖ＋＝ Ｌ （−４Ｖ）、電位■７ア
（−２Ｖ）、電位ＶＥＸ（−５Ｖ）等を給電する。論理
領域においては、第４層目は電源配線８のみであり、信
号配線は設けられていない。この電源配ａ８に第１図に
示したバンプ電極５Ｂを接続する。
ここで、第３図にバンプ電極５Ｂと配線８の接続方法を
示す。
示す。
なお、第３図ではバンプ電極を○で示し、符号５Ｂは付
していない６０の中のアルファベットは、バンプ電極を
区別し易くするために付したものである。例えばバンプ
Ａは、Ｖｃｃｔ、バンプＢはＶＥＩＥＬ、バンプＣは電
位Ｖ［ＳＬ、バンプＤはＶＴＴ、バンプＥはＶ ＠ Ｈ
＋バンプＦはＶ ｃ Ｃ２、バンプＧはＶｃｃｓである
。Ｖｃｃｔ、Ｖｃｃ２゜Ｖ ｃ ｃ ３は、電位はそれ
ぞれ等しくＯＶであるが、配線８Ａ、８Ｆ、８Ｇに流す
電流容量が異ることを意味している。
していない６０の中のアルファベットは、バンプ電極を
区別し易くするために付したものである。例えばバンプ
Ａは、Ｖｃｃｔ、バンプＢはＶＥＩＥＬ、バンプＣは電
位Ｖ［ＳＬ、バンプＤはＶＴＴ、バンプＥはＶ ＠ Ｈ
＋バンプＦはＶ ｃ Ｃ２、バンプＧはＶｃｃｓである
。Ｖｃｃｔ、Ｖｃｃ２゜Ｖ ｃ ｃ ３は、電位はそれ
ぞれ等しくＯＶであるが、配線８Ａ、８Ｆ、８Ｇに流す
電流容量が異ることを意味している。
夫々のバンプＡ−Ｇは、規測的に配置されている。例え
ば、列１においてはバンプＡ、Ｂ、Ｃが交互に配置され
ている。これにより１例えば配線８Δのどこにおいても
バンプＡからＡまでの長さが略等しくなり、配線８Ａの
抵抗による電位降下を等しくできる。また、配線８Ａの
マイグレーションを低減できる。他の利口、列ｍ、列■
においても同様である。また、バンプ列Ｉと列Ｎは同様
にバンプＡ、Ｂ、Ｃを順次配置した構成になっている。
ば、列１においてはバンプＡ、Ｂ、Ｃが交互に配置され
ている。これにより１例えば配線８Δのどこにおいても
バンプＡからＡまでの長さが略等しくなり、配線８Ａの
抵抗による電位降下を等しくできる。また、配線８Ａの
マイグレーションを低減できる。他の利口、列ｍ、列■
においても同様である。また、バンプ列Ｉと列Ｎは同様
にバンプＡ、Ｂ、Ｃを順次配置した構成になっている。
つまり、ハンプ列ｌはバンプ列を２つおきに繰返えして
配置されている。また、バンプ列■は例えば３列おきに
、バンプ列■は例えば４列おきに配置されている。すな
わち、バンブ列１〜列■のそれぞれは、規測的に繰返し
て配置される。
配置されている。また、バンプ列■は例えば３列おきに
、バンプ列■は例えば４列おきに配置されている。すな
わち、バンブ列１〜列■のそれぞれは、規測的に繰返し
て配置される。
これにより１例えばバンプＡによって給電される電流の
電流密度を論理領域上でほぼ等しくできる。
電流密度を論理領域上でほぼ等しくできる。
第２図において、９は第３層目のアルミニウム膜からな
る電源配線であり、配線８と第２層目の電源配線を接続
するためのものである。配線９は、配線８と交差する方
向すなわち配線８が延在している方向をＸ方向とすると
配線９はＹ方向に延在している。また、論理領域の一端
から他端まで達するように論理領域を横切っている。配
置９は。
る電源配線であり、配線８と第２層目の電源配線を接続
するためのものである。配線９は、配線８と交差する方
向すなわち配線８が延在している方向をＸ方向とすると
配線９はＹ方向に延在している。また、論理領域の一端
から他端まで達するように論理領域を横切っている。配
置９は。
配線８のレイアウトとは無関係に、そのし、イアウとを
設計する。また、第２層目の電源配線及び信号配線、第
１層目の電源配線及び信号配線、基本セル列３のレイア
ウト、基本セル３の構成や大きさに無関係に設計するよ
うにしている。すなわち、配線９は固定パターンである
。このため、どの配線９が電位Ｖｃｃ、ｆｉ位Ｖｇ ［
Ｌ 、電位Ｖ、： Ｌ、電位ＶＴ、、電位Ｖ Ｅ Ｍの
いずれを給電するはかは定められていない。つまり、ど
の配線９をどの配線８に接続するかは定められていない
。同様に、どの配線９を第２層目のどの電源配線１２Ａ
（第４図）に接続するかは定められていない。それは。
設計する。また、第２層目の電源配線及び信号配線、第
１層目の電源配線及び信号配線、基本セル列３のレイア
ウト、基本セル３の構成や大きさに無関係に設計するよ
うにしている。すなわち、配線９は固定パターンである
。このため、どの配線９が電位Ｖｃｃ、ｆｉ位Ｖｇ ［
Ｌ 、電位Ｖ、： Ｌ、電位ＶＴ、、電位Ｖ Ｅ Ｍの
いずれを給電するはかは定められていない。つまり、ど
の配線９をどの配線８に接続するかは定められていない
。同様に、どの配線９を第２層目のどの電源配線１２Ａ
（第４図）に接続するかは定められていない。それは。
論理回路の設計時に決められる。
配線９を設けることにより、これより上の電源配線８及
びこれに接続するバンプ電極５Ｂと、下の電源配線１２
Ａ、１３Ａ （第４図参照）の配線設計を別々に行える
ようにしている。また、配線８及びバンプ電極５Ｂと、
基本セル列３．基本セル３Ａのレイアウト又は基本セル
３Ａの構成とを別々に行えるようにしている。
びこれに接続するバンプ電極５Ｂと、下の電源配線１２
Ａ、１３Ａ （第４図参照）の配線設計を別々に行える
ようにしている。また、配線８及びバンプ電極５Ｂと、
基本セル列３．基本セル３Ａのレイアウト又は基本セル
３Ａの構成とを別々に行えるようにしている。
配線９は所定間隔ごとに複数本設けられている。
配線９と９の間は、信号配線１１が延在する配線領域ｌ
Ｏとなっている。信号配！！１１は、第２層目の信号配
線間を接続するものであるため、必ずしも論理領域の一
端から他端まで延在するというものではなく、殆が配線
９より短くなっている。
Ｏとなっている。信号配！！１１は、第２層目の信号配
線間を接続するものであるため、必ずしも論理領域の一
端から他端まで延在するというものではなく、殆が配線
９より短くなっている。
これら配線９及び１１と配線８の間は絶縁されている。
次に、第２層目のアルミニウム膜からなる電源配線１２
Ａ、信号配線１２Ｂ、第１層目のアルミニウム膜からな
る電源配！！１３Ａ、信号配線１３Ｂのレイアウトの一
例を説明する。
Ａ、信号配線１２Ｂ、第１層目のアルミニウム膜からな
る電源配！！１３Ａ、信号配線１３Ｂのレイアウトの一
例を説明する。
第４図は、論理領域の一部の平面図である。
基本セル３Ａ内のバイポーラトランジスタ、抵抗素子間
は、図示していないが、例えば第１層目のアルミニラ膜
からなる配線によって接続してＮＡＮＤゲート、ＮＯＲ
ゲート等を構成する６信号配線１２Ｂと１３Ｂとで基本
セル３Ａ間を接続してさらに大きな論理回路を構成する
。第２図の配線９で電源配線１２Ａと上層の配線８を接
続する。
は、図示していないが、例えば第１層目のアルミニラ膜
からなる配線によって接続してＮＡＮＤゲート、ＮＯＲ
ゲート等を構成する６信号配線１２Ｂと１３Ｂとで基本
セル３Ａ間を接続してさらに大きな論理回路を構成する
。第２図の配線９で電源配線１２Ａと上層の配線８を接
続する。
電源配線１２Ａ、１３Ａを基本セル３Ａに接続すること
により、所定の電位を給電する。
により、所定の電位を給電する。
配線１２Ａ、１２Ｂ、１３Ａ、１３Ｂの間の接続または
それら配線１２Ａ、１２Ｂ、１３Ａ、１３Ｂと基本セル
３Ａとの接続を・によって示している。電源配線１２Ａ
、信号配線１２Ｂ、電源配線１３Ａ、信号配線１３Ｂは
、論理領域を横切るほど長くはない。
それら配線１２Ａ、１２Ｂ、１３Ａ、１３Ｂと基本セル
３Ａとの接続を・によって示している。電源配線１２Ａ
、信号配線１２Ｂ、電源配線１３Ａ、信号配線１３Ｂは
、論理領域を横切るほど長くはない。
次に！上層の配線８とバンプ電極５Ｂの接続部分の断面
を第５図に示す。
を第５図に示す。
第５図において、１４は第１層目の絶縁膜であり、例え
ばＣＶＤによる酸化シリコン膜からなっている。絶縁膜
１４は、例えばバイポーラトランジスタのエミッタ領域
に接続している例えば多結晶シリコン膜からなる電極を
覆っている。この絶縁膜１４上を第１層目のアルミニウ
ム膜からなる配線１３Ａ、１３Ｂが延在している。１５
は第２層目の絶縁膜であり１例えばＣＶＤによる酸化シ
リコン膜の上にリンシリケートガラス（ＰＳＧ）膜を積
層して構成している。絶縁膜１５上を第２層目のアルミ
ニウム膜からなる配線１２Ａ、１２Ｂが延在する（第５
図には配線１２Ａを示していない）。１６は第３層目の
絶縁膜であり、例えばＣＶＤによる酸化シリコン膜の上
に例えば塗布ガラス（ＳＯＧ）膜を形成し、さらにその
上に例えばＣＶＤによる酸化シリコン膜を積層して構成
している。絶縁膜１６上を第３層目のアルミニウム膜か
らなる配線９．１１が延在している。１７は第４層目の
絶縁膜であり、絶縁膜１６と同様の構成になっている。
ばＣＶＤによる酸化シリコン膜からなっている。絶縁膜
１４は、例えばバイポーラトランジスタのエミッタ領域
に接続している例えば多結晶シリコン膜からなる電極を
覆っている。この絶縁膜１４上を第１層目のアルミニウ
ム膜からなる配線１３Ａ、１３Ｂが延在している。１５
は第２層目の絶縁膜であり１例えばＣＶＤによる酸化シ
リコン膜の上にリンシリケートガラス（ＰＳＧ）膜を積
層して構成している。絶縁膜１５上を第２層目のアルミ
ニウム膜からなる配線１２Ａ、１２Ｂが延在する（第５
図には配線１２Ａを示していない）。１６は第３層目の
絶縁膜であり、例えばＣＶＤによる酸化シリコン膜の上
に例えば塗布ガラス（ＳＯＧ）膜を形成し、さらにその
上に例えばＣＶＤによる酸化シリコン膜を積層して構成
している。絶縁膜１６上を第３層目のアルミニウム膜か
らなる配線９．１１が延在している。１７は第４層目の
絶縁膜であり、絶縁膜１６と同様の構成になっている。
絶縁膜１７を選択的に除去してなる接続孔１Ｂを通して
第４層目のアルミニウム膜からなる配線８を配線９に接
続する。１９は最終保護膜であり、例えばＣＶＤによる
酸化シリコン膜の上に窒化シリコン膜を積層して構成し
ている。２０は絶縁膜１９を選択的に除去してなる接続
孔であり、この接続孔２０を通してバンプ電極５Ｂを所
定の配線８に接続する。２１は下地膜としての例えばタ
ングステン膜であり、配線８に接続している。バンプ電
極５Ｂは例えば半田からなっている。第１図に示したハ
ンプ電極５Ａも同様の構成となっている。
第４層目のアルミニウム膜からなる配線８を配線９に接
続する。１９は最終保護膜であり、例えばＣＶＤによる
酸化シリコン膜の上に窒化シリコン膜を積層して構成し
ている。２０は絶縁膜１９を選択的に除去してなる接続
孔であり、この接続孔２０を通してバンプ電極５Ｂを所
定の配線８に接続する。２１は下地膜としての例えばタ
ングステン膜であり、配線８に接続している。バンプ電
極５Ｂは例えば半田からなっている。第１図に示したハ
ンプ電極５Ａも同様の構成となっている。
以上、説明したように、本実施例によれば以下の効果を
得ることができる。
得ることができる。
（＋）上層の配、Ｗ８と下層の配線１２Δの間に固定パ
ターンの配線９を複数本設け、選択された所定の配線８
と１２Ａを配線９で接続することにより、上層の配線８
のレイアウトと配線１２Ａ、１３Ａのレイアウトを互い
に影響することなく別々に行うことができる。
ターンの配線９を複数本設け、選択された所定の配線８
と１２Ａを配線９で接続することにより、上層の配線８
のレイアウトと配線１２Ａ、１３Ａのレイアウトを互い
に影響することなく別々に行うことができる。
また、配線８．１２Ａ、１３Ａの配線幅及び配線間隔を
互に影響し合うことなく選択できる。なお、配線９も配
線８．１２Ａ、１３Ａに影響されることなく、その配線
幅及び配線間隔を選択できる。
互に影響し合うことなく選択できる。なお、配線９も配
線８．１２Ａ、１３Ａに影響されることなく、その配線
幅及び配線間隔を選択できる。
また、下層配線１２Ａ、１３Ａあるいは基本セル３Ａを
論理領域上の所望のバンブ電極５Ｂに接続できる。
論理領域上の所望のバンブ電極５Ｂに接続できる。
また、配線８，９は基本セル列３、基本セル３Ａのレイ
アウト及び構成の影響を受ないので、配線設計に要する
時間を短縮することができる。
アウト及び構成の影響を受ないので、配線設計に要する
時間を短縮することができる。
（２）配線８上にバンブ電極５Ｂを規測的に配置してい
ることにより、配線８上の電流密度をほぼ均一にするこ
とができるので、配線８のマイグレーションを低減でき
る。また、配線８の電位降下を低減できる。
ることにより、配線８上の電流密度をほぼ均一にするこ
とができるので、配線８のマイグレーションを低減でき
る。また、配線８の電位降下を低減できる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものできなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものできなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本願によって開示された発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
すなわち、配線設計の自由度を高めることができる。
第１図は、半導体チップの概要を示した平面図。
第２図は、上層の配線を示した半導体チップの平面図、
第３図は、バンブ電極５Ｂと配線８の接続方法を説明す
るための図。 第４図は、論理回路領域における第２層目の配線と第１
層目の配線の平面図、 第５図は、バンブ電極の断面図である。 １・・・半導体基板、２・・・周辺回路（Ｉｌｏ）、３
・・基本セル、３Ａ・・・基本セル、４・・・配線チャ
ネル、５Ａ、５Ｂ・・・バンプ電極、６Ａ、６Ｂ・・電
源配線。 ７、ｌＯ・・・配線領域、８，９．１１．１２Ａ、１２
Ｂ、１３Ａ、１３Ｂ・・・配線（アルミニウム膜）、１
４．１５．１６．１７．１９・・・絶縁膜、１８．２０
・・・接続孔、２１ ・下地金属膜。 （′
るための図。 第４図は、論理回路領域における第２層目の配線と第１
層目の配線の平面図、 第５図は、バンブ電極の断面図である。 １・・・半導体基板、２・・・周辺回路（Ｉｌｏ）、３
・・基本セル、３Ａ・・・基本セル、４・・・配線チャ
ネル、５Ａ、５Ｂ・・・バンプ電極、６Ａ、６Ｂ・・電
源配線。 ７、ｌＯ・・・配線領域、８，９．１１．１２Ａ、１２
Ｂ、１３Ａ、１３Ｂ・・・配線（アルミニウム膜）、１
４．１５．１６．１７．１９・・・絶縁膜、１８．２０
・・・接続孔、２１ ・下地金属膜。 （′
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の論理領域に論理回路を構成する基本
セルを複数設け、これらの基本セルに第１配線と、該第
１配線に接続する第２配線とで所定電位を給電する半導
体集積回路装置であって、前記第１配線と第２配線の間
に前記論理領域の一端から他端まで延在する第３配線を
設け、選択された前記第１配線と選択された第２配線を
前記第３配線で接続したことを特徴とする半導体集積回
路装置。 ２、前記第３配線の間をそれと同層の信号配線が延在し
ていることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３、前記第２配線上に複数のバンプ電極を有する特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 ４、前記基本セルは、バイポーラトランジスタと抵抗素
子からなることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298711A JPS63152144A (ja) | 1986-12-17 | 1986-12-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298711A JPS63152144A (ja) | 1986-12-17 | 1986-12-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63152144A true JPS63152144A (ja) | 1988-06-24 |
Family
ID=17863296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298711A Pending JPS63152144A (ja) | 1986-12-17 | 1986-12-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63152144A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387812A2 (en) * | 1989-03-14 | 1990-09-19 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| JPH06302605A (ja) * | 1993-04-14 | 1994-10-28 | Nec Corp | 半導体装置 |
| JP2002246407A (ja) * | 2001-02-16 | 2002-08-30 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2015192078A (ja) * | 2014-03-28 | 2015-11-02 | 株式会社メガチップス | 半導体装置及び半導体装置の設計手法 |
-
1986
- 1986-12-17 JP JP61298711A patent/JPS63152144A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387812A2 (en) * | 1989-03-14 | 1990-09-19 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
| JPH06302605A (ja) * | 1993-04-14 | 1994-10-28 | Nec Corp | 半導体装置 |
| JP2002246407A (ja) * | 2001-02-16 | 2002-08-30 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2015192078A (ja) * | 2014-03-28 | 2015-11-02 | 株式会社メガチップス | 半導体装置及び半導体装置の設計手法 |
| US10216886B2 (en) | 2014-03-28 | 2019-02-26 | Megachips Corporation | Semiconductor device and method for designing a semiconductor device |
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