JPS62185364A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

基準電圧用配線又は電源電圧用配線を有する半導体集積
回路装置に適用して有効な技術に関するものである。

〔従来の技術〕

半導体集積回路装置には、基準電圧用配線及び電源電圧
用配線が延在している。基準電圧用配線には例えば回路
の接地な位Ｖｓｓ＝Ｏ［Ｖ］、電源電圧用配線には例え
ば回路の動作電圧Ｖｃｃ＝５［■］が夫々印加されてい
る。

半導体集積回路装置において、異なる２つの基卆電圧用
外部端子（ボンディングバット）から２つのノ、（準電
圧用配線を別々に引き出すことが知られている（例えば
、実開昭５４−９９５７６号）。一方の基準電圧用配線
は消費電力の大きい回路用の配線、他方の基準電圧用配
線は消費電力の小さい回路用の配線として用いられてい
る。

〔発明が解決しようとする問題点〕

本発明者は、かかる技術における電気的特性試験ならび
にその検討の結果１次のような問題点が生じることを見
出した。

例えば、マスクＲＯＭ（リードオンリーメモリ）のよう
に、その機能の一つとしてマルチビット出力が求められ
る半導体集積回路装置においては、情報の出力数すなわ
ち外部出力段回路数が増加する傾向にある。例えば、数
［Ｍｂｉｊｌの大容量マスクＲＯＭでは、１６　［ｂｉ
ｔ；］の情報を出力する１６個の外部出力段回路が必要
とされる。このため、一度に複数の外部出力段回路が動
作すると、基準電圧用配線に電位変動（ノイズ）が生じ
る。

外部出力段回路用配線で生じたノイズが内部回路用配線
に即座に伝達されないように、両者を交　　　　差させ
ないことが考えられる。しかしながら、内側に引き出し
て延在させた外部出力段回路用配線は、外部入力段回路
から内部回路に引き出した入力信号用配線等と交差する
確率が極めて高い。したがって、それを回避するために
、マスクＲＯＭの基４１！電圧用配線又は電源電圧用配
線のレイアウトが非常に国是になる。

本発明の目的は、外部出力段回路で発生するノイズによ
り内部回路等が誤動作することを低減し、半導体集積回
路装置の電気的信頼性を向上することが可能な技術を提
供することにある。

本発明の他の目的は、半導体集積回路装置の基準電圧用
配線又は電源電圧用配線のレイアウトを容易に行うこと
が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

半導体集積回路装置の基準電圧用配線又は電源電圧用配
線を、外部端子から内側に引き出し延在させた内部回路
専用配線と、それと異なる外部端子から引き出し外部出
力段回路の外側に延在させた外部出力段回路専用配線と
に分割する。

〔作　用〕

上記した手段によれば、外部出力段回路の動作で外部出
力段回路専用配線に発生したノイズが内部回路専用配線
に伝達されないので、内部回路の誤動作を防止し、半導
体集積回路装置の電気的信頼性を向上することができる
。

また、外部出力段回路専用配線を外部出力段回路の外周
に延在させたので、他の配線との交差をなくしてノイズ
の伝達を防止し、かつ基準電圧用配線又は電源電圧用配
線のレイアウトを容易に行うことができる。

〔実施例〕

以下、本発明の構成について、本発明をマスクＲＯＭに
適用した一実施例とともに説明する。

なお、全図において、同一の機能を有するものは同一の
符号を付け、その緑り返しの説明は省略する。

本発明の一実施例であるマスクＲＯＭの概略構成を第１
図（平面図）で示す。

マスクＲＯＭは、第１図に示すように、単結晶シリコン
からなるｐ−型の半導体基板（チップ）１で構成されて
いる。図示していないが、半導体基板１には、に型のウ
ェル領域が設けられている。ウェル領域は、ｐチャネル
ＭＩＳＦＥＴが設けられ。

半導体基板ｌに設けられるｎチャネルＭＩＳＦＥＴとで
相補型Ｍ　Ｉ　Ｓ　ＦＥ’ｒ（ＣｕＯ２）を構成する。

Ａａ＝Ａｎは外部入力端子（アドレス信号用パッド）で
あり、半導体基板１の周辺部に複数（例えば１８［個コ
）配置されている。外部入力端子Ａａ　−Ａ　ｎは、情
報の読出し又は書込み動作において、所定のメモリセル
を選択するための信号が外部から入力する。外部入力端
子Ａ　ａ　−Ａ　ｎに入力した信号は、夫々に接続され
た外部入力段回路（入カハッフ７回路又はアドレスバッ
ファ）２を介して内部回路に伝達される。外部入力段回
路２は、第１図においてインバータを示す記号で代表さ
れているが、例えば、アドレス信号とセレクト信号とで
動作する２人力ＮＯＲ回路で構成する。

セレクト信号（制御信号）は、図示していないが。

セレン１へ信号用外部端子を介して入力する。

内部回路は、メモリセルアレイ（ＭＡ）３、Ｘデコーダ
回路（ＸＤＥＣ）４．Ｙデコーダ回路（ＹＤＥＣ）５、
図示していないがセンスアンプ等で構成されている。−
メモリセルアレイ３は、ｎチャネルＭ　Ｉ　Ｓ　ＦＥＴ
からなるメモリセルを行列状に配置して構成されている
。

Ｄａ−Ｄｉは外部出力端子（データ出力用パッド）であ
り、半導体１占仮１の周辺部に複数（例えば１６［個コ
）配置さ、！シ”Ｃいる。外部入力端子Ｄａ〜Ｄｌは、
センスアンプで読出されたメモリセルの情報（出力信号
）を外部に出力するように構成されている。外部出力端
子Ｄａ”Ｄｌから出力される出力信号は、夫々に接続さ
れた外部出力段回路（出力バッファ回路又はデータ出力
バッファ）６を介して内部回路から伝達される。外部出
力段回路６は、第１図ではインバータ記号で示している
が、例えば、センスアンプからの出力信号とアウトプッ
トイネーブル信号とで動作する２人力ＮＯＲ回路の出力
信号で制御されるＣＭＯＳインバータ回路で構成する。

また、外部出力段回路６は、前記２人力ＮＯＲ回路で制
御されるｎチャネルＭＩＳＦＥＴで構成してもよい、ア
ウトプットイネーブル信号（制御信号）は、図示してい
ないが、アウトプットイネーブル信号用外部端子を介し
て入力される。

７Ａ〜７Ｄは基準電圧（Ｖｓ　ｓ＝ｏ　［：ＶＩ　）用
外部端子（ボンディングバット）であり、半導体基板１
の所定の周辺部に複数（例えば４［個］）配置されてい
る。パット７Ａ〜７Ｄからは、夫々、別々の回路に基準
電圧を供給するための基準電圧用配線７ａ〜７ｄが延在
されている。

基準電圧用外部端子７Ａからは、その外周又は外部入力
段回路２の外周（半導体基板１の周辺部）に延在する外
部入力段回路専用配線７ａが引き出されている。外部入
力段回路専用配線７ａは、夫夫の外部入力段回路２と電
気的に接続されている６基準電圧用外部端子７Ｂからは
、内部回路内に（すなわち、外部入力及び出力段回路２
及び６の内側に沿って）延在する内部回路専用配、Ｉ！
７ｂが引き出されている。内部回路専用配線７ｂは、Ｘ
デコーダ回路４、Ｙデコーダ回路５．センスアンプ等の
制御回路と電気的に接続されている。

基＄電圧用外部端子７Ｃからは、外部入力端子Ａ　ａ　
−Ａ　ｎ及び外部出力端子Ｄ　ａ　−Ｄ　ｌの外周であ
って、後述する外部出力段回路専用配線７ｄよりもさら
に外周を延在する基板電位専用配Ａ！（ガートバンド）
７ｃが引き出されている。基板電位専用配線７ｃは、半
導体基板１と電気的に接続されており（図示していない
）、その電位を安定に保持するように構成されている。

基準電圧用外部端子７Ｄからは、その外周又は外部出力
段回路６の外周を延在する外部出力段回路専用配線７ｄ
が引き出されている。外部出力段回路専用配線７ｄは、
夫々の外部出力段回路６と電気的に接続されている。

回路２，６は、内部回路３，４．５の周囲に沿って（チ
ップ１の外周に沿って）配置されている。

したがって、配線７ｂと７ｄとが交差しないようにする
ために、配線７ｄは回路２，６の外側に沿って、配線７
ｂは回路２，６の内側に沿って（内部回路の外側に沿っ
て又は内部回路内を）、夫々。

延在させられる。換言すれば、配線７ｂと７ｄとの間の
領域に、外部端子及びこれに接続される回路が形成され
る。

なお、配線７ａと７ｄ及びパッド７Ａと７Ｄとを一体番
こしてもよい。また、配線７ａのノイズを配ａ７ｄに伝
えないため、配、！！７ａは配線７ｄと同じく、回路２
，６の外側に配線するのが好ましい。また、基板１の電
位を安定にするため、配線７Ｃも、配線７ｄさらには配
線７ａと交差させないことが好ましい。このため、配線
７Ｃはチップの最外周を延在させる。

８Ａ〜８Ｃは電源電圧（Ｖｃ　ｃ＝５　［Ｖ］　）用外
部端子であり、半導体基板１の所定の周辺部に複数（例
えば３［個］）配置されている。端子８Ａ〜８Ｃからは
、夫々、別々の回路に電源電圧を供給するための電源電
圧用配線８ａ〜８ｄが延在されている。

電源電圧用外部端子８Ａからは、内部回路内に延在する
内部回路専用配線８ａ又は外部入力段回路２の近接した
位置でその内側を延在する外部入力段回路専用配線８ａ
が引き出されている。内部回路専用配線８ａは、Ｘデコ
ーダ回路４−Ｙデコーダ回路５、センスアンプ等の制御
回路と電気的に接続されている。外部入力段回路専用配
線８ａは、外部入力段回路２と電気的に接続されている
。

電源電圧用外部端子８Ｂ及び８Ｃからは、その近接した
位置又は外部出力段回路６の近接した位置の内側を延在
する外部出力段回路専用配線８ｂ及び８ｃの夫々がり１
き出されている。外部出力段回路専用配線８ｂは、図中
上部の複数（全出力段回路の半分、例えば８［個コ）の
外部出力段回路６に接続され、外部出力段回路専用配線
８ｃは、図中下部の複数（例えば８［個］）の外部出力
段回路６に接続されている。なお、配線８ｂを外部入力
段回路２の専用配線とし、配線８ｃを外部出力段回路６
の専用配線としてもよい。

このように、基準電圧（Ｖｓｓ）用配線を、基準電圧用
外部端子７Ｂから内側に引き出し延在させた内部回路専
用配線７ｂと、それと異なる基準電圧用外部端子７Ｄか
ら引き出し外部出力段回路６の外側に延在させた外部出
力段回路専用配線７ｄとに分割することにより、外部出
力段回路６の動作で外部出力段回路専用配線７ｄに発生
したノイズが内部回路専用配１ｓ７ｂに伝達されないの
で、内部回路の誤動作を防止し、マスクＲＯＭの電気的
信頼性を向上することができる。

また、外部出力段回路専用配線７ｄを外部出力段回路６
の外周に延在させたので、外部出力段回路専用配線７ｄ
と、外部入力段回路２と内部回路とを接続する配線等信
の配線との交差をなくすことができる。すなわち、外部
出方段回路専用配線７ｄに発生したノイズがその他の配
線に伝達されることを防止することができる。また、内
部回路専用配線７ｂ等の基準電圧用配線、電源電圧用配
線配線及び他の信号配線のレイアラ１−を容易に行うこ
とができる。

また、外部出力段回路専用配線７ｄと基板電位専用配線
（ガートバンド）７ｃとを、夫々異なる基準電圧用外部
端子７Ｄと７ｃとから引き出して構成することにより、
外部出力段回路専用配線７ｄに発生したノイズが基板電
位専用配線７ｃに伝達されにくいので、半導体基板１の
電位を安定に保持することができる。しかも、基板を位
専用配線７ｃは、外部出力段回路専用配線７ｄと同様に
、基準電圧用外部端子７Ａ〜７Ｄ等よりも外周に延在さ
せているので、他の配線のレイアラ！−の妨たげにはな
らない。

また、外部出力段回路専用配線８ｂ及び８ｃを夫々異な
る電源電圧用外部端子８Ｂ及び８Ｃから引き出し、２分
された外部出力段回路６に夫々接続することにより、外
部出力段回路専用配線８ｂ又は８ｃに発生するノイズの
ピーク値を俄滅することができる。

このマスクＲＯＭは、第２図（平面図）に示すように、
ダブ９に塔載され、ボンディングワイヤ１０を介して、
外部端子Ａ、Ｄ、７．８のいずれがと所定のリード１１
とが接続される。基準電圧用外部端子７Ａ〜７Ｃ又は電
源電圧用外部端子８Ａ〜８Ｃの夫々は、１つのリード１
１と接続する所謂トリプルボンディングが行われている
。１−リプルボンディングは、基準電圧用外部端子７Ａ
〜７Ｃ又は電源電圧用外部端子８Ａ〜８Ｃの夫々を短い
距離で接続することができるので、インピーダンスを小
さくシ、外部出力段回路専用配！７ｄ等の基準電圧用配
線又は外部出力段回路専用配線８ｂ、８ｃ等の電源電圧
用配線に生じるノイズを低減することができる。

なお、この後、マスクＲＯＭは、封止部材（例えばレジ
ン）で封止される。また、前記トリプルボンデインに代
えてダブルボンディングを行ってもよい。

以上、本発明者によっＣなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。

例えば、本発明は、基板電位用配線７Ｃの電位を負の電
位（例えば、−２，５〜−３，５［Ｖコ）にし。

半導体基板１を負の電位に保持してもよい。負の電位は
、外部端子を介して外部から供給するか。

或は同一基板上に内蔵した基板バイアス発生回路で供給
する。

また、本発明は、ｎ−型の半導体基板で構成されるマス
クＲＯＭに適用することができる。この場合には、外部
出力段回路の外周を延在する外部出力段回路専用配線及
び基板電位専用配線は、電源電圧（Ｖｃｃ）が印加され
る。

また、本発明は、マルチビット出力のダイナミック型Ｒ
ＡＭ（ランダムアクセスメモリ）、スタティック型ＲＡ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置、多
数のデータ出力端子を持つマイクロコンピュータ等の半
導体装置において有効である。

また１本発明は、マスクＲＯＭに限定されず。

それ以外の記憶機能を有する半導体集積回路装置又は論
理機能を有する半導体集積回路装置に広く適用すること
ができる。

〔発明の効果〕

本願において開示された発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。

半導体集積回路装置の基準電圧用配線又は電源電圧用配
線を、外部端子から内側に引き出し延在させた内部回路
専用配線と、そ九と異なる外部端子から引き出し外部出
力段回路の外側に延在させた外部出力段回路専用配線と
に分割することにより、外部出力段回路の動作で外部出
力段回路専用配線に発生したノイズが内部回路専用配線
に伝達されないので、内部回路の誤動作を防止し、半導
体集積回路装置の電気的信頼性を向上することができる
。

また、外部出力段回路専用配線を外部出力段回路の外周
に延在させたので、他の配線との交差をなくしてノイズ
の伝達を防止し、かつ基準電圧用配線又は電源電圧用配
線のレイアウトを容易に行うことができる。

【図面の簡単な説明】

第１図及び第２図は１本発明の一実施例であるマスクＲ
ＯＭの概略構成を示す平面図である。 図中、１・・・半導体基板、２・・・外部入力段回路、
６・・・外部出力段回路、７Ａ〜７Ｄ・・・基準電圧用
外部端子、７ａ、８ａ・・・外部入力段回路専用配線。 ７ｂ、８ａ・・・内部回路専用配線、７Ｃ・・・基Ｆｉ
電位専用配線、７ｄ、８ｂ、８ｃ・・・外部出力段回路
専用配線、８Ａ〜８Ｃ・・・電源電圧用配線、１０・・
・ボンディングワイヤ、１１・・リード、Ａ　ａ　”　
Ａ　ｎ・・・外部入力端子、Ｄａ−ＤＩ・・・外部出力
端子である。

Claims (1)

1. 【特許請求の範囲】 １、基準電圧用配線又は電源電圧用配線を有する半導体
   集積回路装置であって、前記基準電圧用配線又は電源電
   圧用配線を、第１外部端子から引き出して内部回路内を
   延在する内部回路専用配線と、第１外部端子と異なる第
   ２外部端子から引き出して外部出力段回路の外周を延在
   する外部出力段回路専用配線とに分割したことを特徴と
   する半導体集積回路装置。 ２、前記基準電圧用配線又は電源電圧用配線は、第１及
   び第２外部端子と異なる第３外部端子から引き出して外
   部出力段回路専用配線のさらに外周を延在しかつ基板と
   接続された基板電位専用配線にも分割されていることを
   特徴とする特許請求の範囲第１項に記載の半導体集積回
   路装置。 ３、前記基準電圧用配線又は電源電圧用配線は、第１及
   び第２外部端子と異なる第３外部端子から引き出して外
   部入力段回路の外周に延在させた外部入力段回路専用配
   線にも分割されていることを特徴とする特許請求の範囲
   第１項に記載の半導体集積回路装置。 ４、前記第１、第２及び第３外部端子は、ボンディング
   ワイヤを介して１つの基準電圧用リード又は電源電圧用
   リードに接続され、封止部材で封止されていることを特
   徴とする特許請求の範囲第２項又は第３項に記載の半導
   体集積回路装置。