JP2011061090A - 半導体装置及びこれを備える半導体パッケージ - Google Patents

Abstract

【課題】パッケージ基板上におけるカップリングノイズを低減可能な半導体装置を提供する。
【解決手段】第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順にＸ方向に配列されたパッド群Ｐを複数備える。第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、第１の電源パッドは第１及び第２のデータ入出力バッファに第１の電源電位を供給し、第２の電源パッドは第１及び第２のデータ入出力バッファに第２の電源電位を供給する。各パッド群Ｐに含まれる第１のデータ入出力パッドは、他のパッド群に含まれる第２の電源パッド又はいずれのパッド群にも含まれない複数の電源パッドのいずれかと隣接している。これにより、パッケージ基板上におけるカップリングノイズを防止しつつ、パッド総数の増加を抑制することが可能となる。
【選択図】図４

Description

本発明は半導体装置及びこれを備える半導体パッケージに関し、特に、複数のデータ入出力パッドを有する半導体装置及びこれを備える半導体パッケージに関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置は、高機能化に伴ってパッド数が増加する傾向にある。例えば、一度に入出力するデータのビット数が増えれば、その分データ入出力パッドの数を増やす必要が生じ、これにより総パッド数が増加する。ところが、パッドのサイズはトランジスタサイズや配線ピッチが年々に微細化されるのとは対照的に、ほとんど縮小されていないのが実情である。このため、近年においては、複数のパッドを一列に配置するのではなく、２列に配置するなどの工夫がなされている（特許文献１参照）。

特開２００６−２７８８０５号公報

しかしながら、特許文献１に記載された半導体装置においては、２つのデータ入出力パッド（ＤＱ）が隣接して配置されている部分が存在する。データ入出力パッドを隣接して配置すると、半導体装置が搭載されるパッケージ基板上において２本のデータ配線が近接して延在することになり、この部分においてカップリングノイズが生じるおそれがある。このようなカップリングノイズを防止するためには、各データ入出力パッドの両側に電源パッドを配置することによってシールドすることが望ましい。

他方、データ入出力パッドを駆動するデータ入出力バッファは、電源ノイズを発生させやすい。このため、データ入出力バッファには、他の周辺回路とは異なる独自の電源が用いられることが多い。また、データ入出力バッファは瞬間的な消費電力も大きいため、１又は２以上のデータ入出力バッファに対して、出力用の電源パッド（ＶＤＤＱ，ＶＳＳＱ）がそれぞれ割り当てられることがある。

このような場合、１又は２以上のデータ入出力パッド（ＤＱ）の両側にそれぞれ対応する出力用の電源パッド（ＶＤＤＱ，ＶＳＳＱ）を配置し、これを一単位として繰り返し配置すれば、カップリングノイズを防止することが可能となる。しかしながら、この方法では、データ入出力パッド（ＤＱ）の数が多くなると、必要となる電源パッド（ＶＤＤＱ，ＶＳＳＱ）の数が増えすぎるという問題があった。

本発明による半導体装置は、第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順に一方向に配列されたパッド群であって、前記第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、前記第１の電源パッドは前記第１及び第２のデータ入出力バッファに第１の電源電位を供給し、前記第２の電源パッドは前記第１及び第２のデータ入出力バッファに第２の電源電位を供給するパッド群を複数備え、前記複数のパッド群に含まれる前記第１のデータ入出力パッドは、他のパッド群に含まれる前記第２の電源パッド又はいずれのパッド群にも含まれない複数の電源パッドのいずれかと隣接していることを特徴とする。

本発明において、パッドの「隣接」とは、着目する２つのパッド間に他のパッドが存在しないことを言い、必ずしも物理的に近接している必要はない。したがって、隣接するパッド間に周辺回路領域が介在しても構わない。これは、本発明では半導体装置が搭載されるパッケージ基板上におけるカップリングノイズを問題としているからであり、近接していなくても隣接する２つのパッドは、パッケージ基板上において互いに近接して延在する配線に接続されるからである。

本発明によれば、２個のデータ入出力パッド及び２個の電源パッドからなる４パッドを単位とするパッド群を繰り返し配置するとともに、各パッド群において端部に位置する第１データ入出力パッドについては、当該パッド群に属さない電源パッドに隣接させていることから、必要となる電源パッド数を削減することが可能となる。これにより、データ入出力パッド数が多い場合であっても、パッケージ基板上におけるカップリングノイズを防止しつつ、パッド総数の増加を抑制することが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 半導体装置１０のレイアウト説明するための全体図である。 図２に示す領域Ａの模式的な拡大図である。 図３に示したパッド領域２３ａ，２４ａをより詳細に示す図である。 パッド群Ｐ３を構成する４個のパッドの接続関係を説明するための図である。 データ入出力バッファＩＯＢ０及び入出力制御回路ＩＯＣ０の回路図である。 半導体装置１０が搭載されるパッケージ基板３０の構造を示す略平面図である。 パッド群Ｐ１とパッド群Ｐ２との間に周辺回路領域１２ａを配置した例を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、メモリセルアレイ１１と、メモリセルアレイ１１に対してリード動作又はライト動作を行うリードライト制御回路（周辺回路）１２を備えている。メモリセルアレイ１１及びリードライト制御回路１２には、電源パッドＶＤＤ，ＶＳＳから動作電圧が供給される。また、リードライト制御回路１２には、アドレスパッドＡＤＤ、コマンドパッドＣＭＤ及びクロックパッドＣＫを介して、アドレス信号、コマンド信号及びクロック信号が供給され、リードライト制御回路１２はこれらに基づいてリード動作又はライト動作を行う。

また、本実施形態による半導体装置１０には１６個のデータ入出力パッドＤＱ０〜ＤＱ１５が設けられている。これらデータ入出力パッドＤＱ０〜ＤＱ１５はそれぞれ対応するデータ入出力バッファＩＯＢ０〜ＩＯＢ１５が接続されている。データ入出力バッファＩＯＢ０〜ＩＯＢ１５は、対応する入出力制御回路ＩＯＣ０〜ＩＯＣ１５を介してリードライト制御回路１２に接続されている。入出力制御回路ＩＯＣ０〜ＩＯＣ１５は、リードライト制御回路から供給される制御信号に応じて、データの出力タイミングや対応するデータ入出力バッファＩＯＢ０〜ＩＯＢ１５のインピーダンスを指定するための回路である。

さらに、本実施形態による半導体装置１０には、出力用の電源パッドＶＤＤＱ０〜ＶＤＤ７，ＶＳＳＱ０〜ＶＳＳＱ７が設けられている。これら出力用の電源パッドは、上述した電源パッドＶＤＤ，ＶＳＳとは別に設けられたパッドであり、データ入出力バッファＩＯＢ０〜ＩＯＢ１５への電源供給に用いられる。これは、データ入出力バッファが電源ノイズを発生させやすいために、電源を他の周辺回路とは別系統とする必要があるからである。本実施形態では、一対の電源パッドＶＤＤＱｉ，ＶＳＳＱｉ（ｉ＝０〜７）が２つのデータ入出力バッファに割り当てられている。例えば、一対の電源パッドＶＤＤＱ０，ＶＳＳＱ０は２つのデータ入出力バッファＩＯＢ０，ＩＯＢ２に割り当てられており、一対の電源パッドＶＤＤＱ１，ＶＳＳＱ１は２つのデータ入出力バッファＩＯＢ１，ＩＯＢ３に割り当てられている。ここで、一対の電源パッドＶＤＤＱｉ，ＶＳＳＱｉ（ｉ＝０〜７）が２つのデータ入出力バッファに割り当てられているとは、一対の電源パッドＶＤＤＱｉ，ＶＳＳＱｉ（ｉ＝０〜７）がこれらの電源パッドが割り当てられた２つのデータ入出力バッファに主に電源を供給することを意味するものであり、一対の電源パッドＶＤＤＱｉ，ＶＳＳＱｉ（ｉ＝０〜７）が割り当てられた２つのデータ入出力バッファのみに接続されることに限定するものではない。例えば、図１に示すとおり、本実施形態においては、各々の高位側電源パッドＶＤＤＱｉから対応するデータ入出力バッファに高位側電位ＶＤＤを供給する高位側電源線ＶＤＤＱはチップ内部で共通に接続されている。このように、高位側電源配線ＶＤＤＱを共通に接続することで、複数のデータ入出力バッファに供給される高位側電源の電圧を略同一とすることができる。尚、低位側電源配線ＶＳＳＱについても、高位側電源配線ＶＤＤＱと同様に共通接続されている。

また、本実施形態では、８個のデータ入出力パッドに対して一対のデータストローブパッドが割り当てられている。具体的には、データ入出力パッドＤＱ０〜ＤＱ７に対してはデータストローブパッドＤＱＳ０，ＤＱＳ０Ｂが割り当てられ、データ入出力パッドＤＱ８〜ＤＱ１５に対してはデータストローブパッドＤＱＳ１，ＤＱＳ１Ｂが割り当てられている。データストローブパッドはそれぞれ対応するＤＱＳバッファＳＴＢ０，ＳＢＢ０，ＳＴＢ１，ＳＢＢ１に接続されている。ＤＱＳバッファＳＴＢ０，ＳＢＢ０，ＳＴＢ１，ＳＢＢ１は、それぞれ対応するＤＱＳ制御回路ＳＴＣ０，ＳＢＣ０，ＳＴＣ１，ＳＢＣ１を介してリードライト制御回路１２に接続されている。

図１に示す例では、ＤＱＳバッファＳＴＢ０，ＳＢＢ０の動作電圧は出力用の電源パッドＶＤＤＱ０，ＶＳＳＱ２から供給され、ＤＱＳバッファＳＴＢ１，ＳＢＢ１の動作電圧は出力用の電源パッドＶＤＤＱ４，ＶＳＳＱ６から供給されている。但し、これはあくまで一例であり、ＤＱＳバッファの動作電圧は出力用の電源パッドであればどの電源パッドから供給しても構わない。また、ＤＱＳバッファ用の専用の電源パッドを設け、ここから動作電圧を供給しても構わない。

図２は、本実施形態による半導体装置１０のレイアウト説明するための全体図である。

図２に示すように、本実施形態ではメモリセルアレイ１１が４つのメモリセル領域１１ａ〜１１ｄに分割されており、これらメモリセル領域１１ａ〜１１ｄに挟まれた領域は、リードライト制御回路１２などの周辺回路が配置される周辺回路領域１２ａやパッド領域２１〜２４が配置される。

より具体的には、メモリセル領域１１ａとメモリセル領域１１ｂはＹ方向に並べて配置されており、これらメモリセル領域１１ａ，１１ｂ間には、Ｘ方向に延在する２列のパッド領域２１，２２が配置されている。同様に、メモリセル領域１１ｃとメモリセル領域１１ｄもＹ方向に並べて配置されており、これらメモリセル領域１１ｃ，１１ｄ間には、Ｘ方向に延在する２列のパッド領域２３，２４が配置されている。パッド領域２１とパッド領域２３のＹ座標は一致しており、パッド領域２２とパッド領域２４のＹ座標も一致している。

図３は、図２に示す領域Ａの模式的な拡大図である。

図３に示すように、パッド領域２３，２４はいずれもＸ方向に２分割されている。パッド領域２３ａ，２３ｂ間、パッド領域２４ａ，２４ｂ間、パッド領域２３ａ，２４ａ間、並びに、パッド領域２３ｂ，２４ｂ間は全て周辺回路領域１２ａであり、図１に示したリードライト制御回路１２などが形成されている。

図３において、右上がりのハッチングが施されたパッドはデータ入出力パッドであり、左上がりのハッチングが施されたパッドはデータストローブパッドである。また、ハッチングが施されていないパッドは電源パッドである。図３から明らかなように、本実施形態では、全てのデータ入出力パッドＤＱ０〜ＤＱ１５が２つの電源パッドに挟まれていることが分かる。また、対を成すデータストローブパッドＤＱＳ０，ＤＱＳ０Ｂについては互いに隣接して配置され、その両側に電源パッドが隣接して配置されている。同様に、対を成すデータストローブパッドＤＱＳ１，ＤＱＳ１Ｂについても互いに隣接して配置され、その両側に電源パッドが隣接して配置されている。

本実施形態による半導体装置１０は、Ｉ／Ｏ数、つまり、同時に入出力するデータのビット数を切り替えることができる。具体的には、Ｉ／Ｏ数＝１６ビットに設定されるモードでは、全てのデータ入出力パッドＤＱ０〜ＤＱ１５が使用される。また、Ｉ／Ｏ数＝８ビットに設定されるモードでは、データ入出力パッドＤＱ０〜ＤＱ７が使用される。この場合、データ入出力パッドＤＱ８〜ＤＱ１５は使用されない。さらに、Ｉ／Ｏ数＝４ビットに設定されるモードでは、データ入出力パッドＤＱ０〜ＤＱ４が使用される。この場合、データ入出力パッドＤＱ５〜ＤＱ１５は使用されない。これらのモードは製造段階で設定され、したがって、使用しないデータ入出力パッドについてはボンディング自体が行われない。但し、これらのモードをユーザが切り替え可能としても構わない。この場合は、全てのデータ入出力パッドＤＱ０〜ＤＱ１５にボンディングを行う必要がある。

図４は、図３に示したパッド領域２３ａ，２４ａをより詳細に示す図である。

図４に示すように、パッド領域２３ａ，２４ａには、２個のデータ入出力パッドと２個の電源パッドからなるパッド群Ｐ１〜Ｐ４が含まれている。これらパッド群Ｐ１〜Ｐ４は、データ入出力パッドと電源パッドがＸ方向に交互に配列された構成を有しており、同じパッド群に属する２個の電源パッドは、該パッド群に属する２個のデータ入出力パッドにそれぞれ接続された２個のデータ入出力バッファに動作電圧を供給する。これらデータ入出力バッファは、該パッド群に属するデータ入出力パッドと電源パッドの間に配置されている。

より詳細に説明すると、パッド領域２３ａは、Ｘ方向に隣接して配置された２つのパッド群Ｐ１，Ｐ２と、パッド群Ｐ２に隣接して配置された電源パッドＶＳＳからなる９個のパッドによって構成されている。

パッド群Ｐ１は、図面の左側から右側に向かって、データ入出力パッドＤＱ１、電源パッドＶＤＤＱ１、データ入出力パッドＤＱ３、電源パッドＶＳＳＱ１からなる。かかる構成により、データ入出力パッドＤＱ３は、該パッド群Ｐ１に属する２つの電源パッドＶＤＤＱ１，ＶＳＳＱ１に挟まれることになる。また、データ入出力パッドＤＱ１と電源パッドＶＤＤＱ１との間にはデータ入出力バッファＩＯＢ１が配置され、データ入出力パッドＤＱ３と電源パッドＶＳＳＱ１との間にはデータ入出力バッファＩＯＢ３が配置されている。図１に示すように、電源パッドＶＤＤＱ１，ＶＳＳＱ１は、主にデータ入出力バッファＩＯＢ１，ＩＯＢ３に動作電圧を供給するためのパッドである。

パッド群Ｐ２は、図面の左側から右側に向かって、データ入出力パッドＤＱ７、電源パッドＶＤＤＱ３、データ入出力パッドＤＱ５、電源パッドＶＳＳＱ３からなる。かかる構成により、データ入出力パッドＤＱ５は、該パッド群Ｐ２に属する２つの電源パッドＶＤＤＱ３，ＶＳＳＱ３に挟まれることになる。さらに、パッド群Ｐ１に属するデータ入出力パッドＤＱ１は、パッド群Ｐ１に属する電源パッドＶＤＤＱ１とパッド群Ｐ２に属する電源パッドＶＳＳＱ３に挟まれることになる。また、データ入出力パッドＤＱ７と電源パッドＶＤＤＱ３との間にはデータ入出力バッファＩＯＢ７が配置され、データ入出力パッドＤＱ５と電源パッドＶＳＳＱ３との間にはデータ入出力バッファＩＯＢ５が配置されている。図１に示すように、電源パッドＶＤＤＱ３，ＶＳＳＱ３は、主にデータ入出力バッファＩＯＢ５，ＩＯＢ７に動作電圧を供給するためのパッドである。

さらに、データ入出力パッドＤＱ７の左側には、電源パッドＶＳＳが隣接して配置されている。電源パッドＶＳＳは、データ入出力バッファに動作電圧を供給するためのパッドではないが、この位置に配置することによって、データ入出力パッドＤＱ７が２つの電源パッドＶＤＤＱ３，ＶＳＳに挟まれることになる。

以上の構成により、パッド領域２３ａに含まれるデータ入出力パッドＤＱ１，ＤＱ３，ＤＱ５，ＤＱ７は、いずれも２つの電源パッドに挟まれることになる。パッド領域２３ａに含まれるこれら９個のパッドは、いずれも図４に示すＹ１方向にボンディングされる。

一方、パッド領域２４ａは、２つのパッド群Ｐ３，Ｐ４と、これらパッド群Ｐ３，Ｐ４に挟まれた一対のデータストローブパッドＤＱＳ０，ＤＱＳ０Ｂと、右方向における端部に配置された電源パッドＶＳＳと、左方向における端部に配置された電源パッドＶＤＤからなる１２個のパッドによって構成されている。

パッド群Ｐ３は、図面の右側から左側に向かって、データ入出力パッドＤＱ０、電源パッドＶＤＤＱ０、データ入出力パッドＤＱ２、電源パッドＶＳＳＱ０からなる。かかる構成により、データ入出力パッドＤＱ２は、該パッド群Ｐ３に属する２つの電源パッドＶＤＤＱ０，ＶＳＳＱ０に挟まれることになる。また、データ入出力パッドＤＱ０と電源パッドＶＤＤＱ０との間にはデータ入出力バッファＩＯＢ０が配置され、データ入出力パッドＤＱ２と電源パッドＶＳＳＱ０との間にはデータ入出力バッファＩＯＢ２が配置されている。図１に示すように、電源パッドＶＤＤＱ０，ＶＳＳＱ０は、主にデータ入出力バッファＩＯＢ０，ＩＯＢ２に動作電圧を供給するためのパッドである。

さらに、データ入出力パッドＤＱ０の右側には、電源パッドＶＳＳが隣接して配置されている。電源パッドＶＳＳは、データ入出力バッファに動作電圧を供給するためのパッドではないが、この位置に配置することによって、データ入出力パッドＤＱ０が２つの電源パッドＶＳＳＱ０，ＶＳＳに挟まれることになる。

パッド群Ｐ４は、図面の左側から右側に向かって、データ入出力パッドＤＱ４、電源パッドＶＤＤＱ２、データ入出力パッドＤＱ６、電源パッドＶＳＳＱ２からなる。かかる構成により、データ入出力パッドＤＱ６は、該パッド群Ｐ４に属する２つの電源パッドＶＤＤＱ２，ＶＳＳＱ２に挟まれることになる。また、データ入出力パッドＤＱ４と電源パッドＶＤＤＱ２との間にはデータ入出力バッファＩＯＢ４が配置され、データ入出力パッドＤＱ６と電源パッドＶＳＳＱ２との間にはデータ入出力バッファＩＯＢ６が配置されている。図１に示すように、電源パッドＶＤＤＱ２，ＶＳＳＱ２は、主にデータ入出力バッファＩＯＢ４，ＩＯＢ６に動作電圧を供給するためのパッドである。

さらに、データ入出力パッドＤＱ４の左側には、電源パッドＶＤＤが隣接して配置されている。電源パッドＶＤＤは、データ入出力バッファに動作電圧を供給するためのパッドではないが、この位置に配置することによって、データ入出力パッドＤＱ４が２つの電源パッドＶＤＤＱ２，ＶＤＤに挟まれることになる。

以上の構成により、パッド領域２４ａに含まれるデータ入出力パッドＤＱ０，ＤＱ２，ＤＱ４，ＤＱ６は、いずれも２つの電源パッドに挟まれることになる。

さらに、一対のデータストローブパッドＤＱＳ０，ＤＱＳ０Ｂは、互いに隣接して配置されているとともに、データストローブパッドＤＱＳ０の右側には電源パッドＶＤＤＱ０が位置しており、データストローブパッドＤＱＳ０Ｂの左側には電源パッドＶＳＳＱ２が位置している。これにより、一対のデータストローブパッドＤＱＳ０，ＤＱＳ０Ｂが２つの電源パッドＶＤＤＱ０，ＶＳＳＱ２によってシールドされる。また、データストローブパッドＤＱＳ０と電源パッドＶＤＤＱ０との間にはＤＱＳバッファＳＢＴ０が配置され、データストローブパッドＤＱＳ０Ｂと電源パッドＶＳＳＱ２との間にはＤＱＳバッファＳＢＢ０が配置されている。

パッド領域２４ａに含まれるこれら１２個のパッドは、いずれも図４に示すＹ２方向にボンディングされる。

以上がパッド領域２３ａ，２４ａの構成である。このように、パッド領域２３ａ，２４ａに含まれるデータ入出力パッドＤＱ０〜ＤＱ７はいずれも隣接する２つの電源パッドに挟まれている。要するに、各パッド群は、Ｘ方向における一方の端部が電源パッドであり、Ｘ方向における他方の端部がデータ入出力パッドであることから、他方の端部を他のパッド群に含まれる電源パッド又はいずれのパッド群にも含まれない電源パッドに隣接させることにより、全てのデータ入出力パッドを２つの電源パッドによって挟み込むことでき、その結果、パッケージ基板上におけるカップリングノイズを防止することが可能となるのである。

パッド領域２３ｂ，２４ｂについては、図４に示したパッド領域２３ａ，２４ａと同様の構成を有していることから、重複する説明は省略する。

図５は、パッド群Ｐ３を構成する４個のパッドの接続関係を説明するための図である。

図５に示すように、パッド群Ｐ３に属する２個のデータ入出力パッドＤＱ０，ＤＱ２は、それぞれ対応する入出力制御回路ＩＯＣ０，ＩＯＣ２による制御のもと、データ入出力バッファＩＯＢ０，ＩＯＢ２によって駆動される。これらデータ入出力バッファＩＯＢ０，ＩＯＢ２は、高位側電位ＶＤＤＱ及び低位側電位ＶＳＳＱとの間の電圧によって動作し、高位側電位ＶＤＤＱについては主に電源パッドＶＤＤＱ０より供給され、低位側電位ＶＳＳＱについては主に電源パッドＶＳＳＱ０より供給される。

他のパッド群についても同様であり、同じパッド列に属する２つのデータ入出力パッドは、当該パッド列に属する高位側の電源パッド及び低位側の電源パッドから主に供給される動作電圧によって駆動される。このように、データ入出力パッドとこれに対応する一対の電源パッドが近接して配置されていることから、電源配線の距離を短くすることが可能となる。尚、好ましくは、異なるパッド列に属する高位側電源パッド同士及び低位側電源パッド同士は、各々チップ内の高位側電源配線又は低位側が電源配線を介して互いに接続されている方が好ましいが、本発明は、これに限定されるものではない。例えば、異なるパッド列に属する高位側電源パッド同士及び低位側電源パッド同士が互いに接続されていなくても構わない

図６は、データ入出力バッファＩＯＢ０及び入出力制御回路ＩＯＣ０の回路図である。

図６は、入出力回路ＩＯＣ０と出力バッファＩＯＢ０からなる、１ＤＱ分の出力回路の構成を示している。入出力制御回路ＩＯＣ０は、リードライト制御回路１２から供給されるパラレルな内部リードデータＤＡＴＡ＜７：０＞をリードライト制御回路１２から供給される出力用クロックＬＣＬＫに同期してシリアル変換するパラレル−シリアル変換回路６１と、リードライト制御回路１２から供給されるインピーダンス制御信号Ｒｏｎ＿ｃｏｎｔに応じて出力バッファ６４Ｕ，６４Ｄのインピーダンスをデータ出力動作時に要求される所定のインピーダンスに調整するインピーダンス制御回路６２、リードライト制御回路１２から供給されるインピーダンス制御信号Ｒｔｔ＿ｃｏｎｔに応じて出力バッファ６４Ｕ，６４Ｄのインピーダンスを終端動作時（ＯＤＴ動作時）に要求される所定のインピーダンスに調整するインピーダンス制御回路６３を備えている。尚、リードライト制御回路１２からインピーダンス調整回路６３に供給される信号ＰＯＤＴは、ＯＤＴ動作時に活性化される信号である。

また、データ入出力バッファＩＯＢ０は、不図示の高位側電位ＶＤＤＱと不図示の低位側電位ＶＳＳＱとの間に直列接続されたプルアップ側出力バッファ部６４Ｕとプルダウン側出力バッファ部６４Ｄとを備えている。プルアップ側出力バッファ部６４Ｕとプルダウン側出力バッファ部６４Ｄとの接続点は、対応するデータ入出力パッドＤＱ０に接続されている。さらに、プルアップ側出力バッファ部６４Ｕとプルダウン側出力バッファ部とは、各々単位出力バッファ６４Ｕ＿１〜７、６４Ｄ＿１〜７を含んでおり、其々単位出力バッファ６４Ｕ＿１〜７、６４Ｄ＿１〜７のインピーダンスは、リードライト制御回路から供給されるインピーダンス調整信号ＺＱＰＵ、ＺＱＰＤに応じて、所定のインピーダンス（例えば、２４０Ω）に調整されている。

図７は、本実施形態による半導体装置１０が搭載されるパッケージ基板３０の構造を示す略平面図である。

図７に示すように、パッケージ基板３０は、複数の外部端子（ボール）３１と、半導体装置１０のパッドとこれに対応する外部端子３１とをそれぞれ接続する複数の配線３２とを有している。外部端子３１には、電源電位が供給される電源端子３１Ｖや、データの入出力を行うデータ端子３１Ｑが含まれている。同様に、配線３２には、電源電位が供給される電源配線３２Ｖや、データの入出力を行うデータ配線３２Ｑが含まれている。

本実施形態ではパッケージ基板３０の配線３２が単層構造であり、このため、半導体装置１０上におけるパッドの配列順序とパッケージ基板３０上における配線３２の配列順序との関係は一対一に対応している。本実施形態においては、全てのデータ入出力パッドＤＱ０〜ＤＱ１５が隣接する２つの電源パッドによって挟まれていることから、パッケージ基板３０上におけるデータ配線３２Ｑもすべて隣接する２つの電源配線３２Ｖによって挟まれた領域に沿って設けられることになる。これにより、パッケージ基板３０上におけるデータ配線３２Ｑ間のカップリングノイズが防止され、信号品質を高めることが可能となる。

特に、近年においてはチップサイズの小型化とパッド数の増加が同時に進行していることから、パッケージ基板３０に設けられる配線３２はより細く且つ長くなり、その結果、隣接する配線間のカップリングがますます顕著となっている。しかしながら、本実施形態によれば、パッケージ基板３０に設けられるデータ配線３２Ｑが常に両側の電源配線３２Ｖに挟み込まれることから、細く長いデータ配線３２Ｑであっても信号品質を劣化させることなくデータを伝送することが可能となる。

尚、パッケージ基板３０上の電源端子３１Ｖについては、半導体装置１０の電源パッドと一対一に対応している必要はなく、１つの電源端子３１Ｖを２以上の電源配線３２Ｖを介して２以上の電源パッドに接続しても構わない。これによれば、パッケージ基板３０上の電源配線数が増加することから、シールド効果が高められる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、隣接するパッドを物理的に近接して配置しているが、本発明において、隣接するパッドを近接させることは必須でなく、両者間に他のパッドが介在しない限り、周辺回路などの回路領域が介在しても構わない。例えば、図８に示す例のように、パッド群Ｐ１とパッド群Ｐ２との間に周辺回路領域１２ａを配置し、これによりデータ入出力パッドＤＱ１と電源パッドＶＳＳＱ３とが物理的に離れている場合であっても、両者はあくまで「隣接」しており、パッケージ基板上におけるカップリングノイズが低減される。

また、上記実施形態では、Ｘ方向に延在するパッド領域２１〜２４を２列に分けているが、本発明においてパッド列の数については特に限定されず、１列のみであっても構わないし、３列以上であっても構わない。また、複数のパッド列を設ける場合であっても、各パッド列の延在方向が互いに一致している必要はなく、あるパッド列をＸ方向に延在させ、他のパッド列をＹ方向に延在させても構わない。

さらに、上記実施形態では、パッド群Ｐ３とパッド群Ｐ４との間に一対のデータストローブパッドＤＱＳ０，ＤＱＳ０Ｂを配置しているが、２つのパッド群の電源パッドによって挟み込む一対のパッドがデータストローブパッドである必要はなく、他の差動信号が供給される他の差動信号パッドであっても構わない。

１０ 半導体装置
１１ メモリセルアレイ
１１ａ〜１１ｄ メモリセル領域
１２ リードライト制御回路
１２ａ 周辺回路領域
２１〜２４，２３ａ，２３ｂ，２４ａ，２４ｂ パッド領域
３０ パッケージ基板
３１ 外部端子
３１Ｑ データ端子
３１Ｖ 電源端子
３２ 配線
３２Ｑ データ配線
３２Ｖ 電源配線
ＤＱ０〜ＤＱ１５ データ入出力パッド
ＤＱＳ０，ＤＱＳ０Ｂ，ＤＱＳ１，ＤＱＳ１Ｂ データストローブパッド
ＩＯＢ０〜ＩＯＢ１５ データ入出力バッファ
ＩＯＣ０〜ＩＯＣ１５ 入出力制御回路
Ｐ１〜Ｐ４ パッド群
ＳＴＢ０，ＳＢＢ０，ＳＴＢ１，ＳＢＢ１ ＤＱＳバッファ
ＳＴＣ０，ＳＢＣ０，ＳＴＣ１，ＳＢＣ１ ＤＱＳ制御回路
ＶＤＤ，ＶＳＳ 電源パッド（出力用以外）
ＶＤＤＱ０-ＶＤＤ７，ＶＳＳＱ０-ＶＳＳＱ７ 電源パッド（出力用）

Claims (20)

1. 第１のデータ入出力パッド、第１の電源パッド、第２のデータ入出力パッド及び第２の電源パッドがこの順に一方向に配列されたパッド群であって、前記第１及び第２のデータ入出力パッドはそれぞれ第１及び第２のデータ入出力バッファに接続され、前記第１の電源パッドは前記第１及び第２のデータ入出力バッファに第１の電源電位を供給し、前記第２の電源パッドは前記第１及び第２のデータ入出力バッファに第２の電源電位を供給するパッド群を複数備え、
   前記複数のパッド群の少なくとも１群のパッド群に含まれる前記第１のデータ入出力パッドは、いずれの前記複数のパッド群にも含まれない複数の電源パッドのいずれかと隣接していることを特徴とする半導体装置。
2. 前記複数のパッド群は、前記一方向に並べて配置された第１及び第２のパッド群を含んでおり、
   前記第１のパッド群に含まれる前記第１のデータ入出力パッドは、前記第２のパッド群に含まれる前記第２の電源パッドに隣接しており、
   前記第２のパッド群に含まれる前記第１のデータ入出力パッドは、いずれの前記複数のパッド群にも含まれない第１の電源パッドに隣接していることを特徴とする請求項１に記載の半導体装置。
3. 前記複数のパッド群は、前記一方向に並べて配置された第３及び第４のパッド群を含んでおり、
   前記第３のパッド群に含まれる前記第１のデータ入出力パッドは、いずれの前記複数のパッド群にも含まれない第２の電源パッドに隣接しており、
   前記第４のパッド群に含まれる前記第１のデータ入出力パッドは、いずれの前記複数のパッド群にも含まれない第３の電源パッドに隣接しており、
   前記第３のパッド群に含まれる第２の電源パッドと前記第４のパッド群に含まれる第２の電源パッドとの間には、差動信号が供給される第１及び第２の差動信号パッドが配置されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第３のパッド群に含まれる第２の電源パッドと前記第１の差動信号パッドとの間には他のパッドは配置されておらず、
   前記第４のパッド群に含まれる第２の電源パッドと前記第２の差動信号パッドとの間には他のパッドは配置されていないことを特徴とする請求項３に記載の半導体装置。
5. 前記差動信号はデータストローブ信号であり、前記第１及び第２の差動信号パッドはそれぞれ第１及び第２のデータストローブパッドであることを特徴とする請求項３又は４に記載の半導体装置。
6. 前記第１及び第２のパッド群と、前記第３及び第４のパッド群とは、互いに異なる列に配置されていることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
7. 前記複数のパッド群は、前記一方向に並べて配置された第５及び第６のパッド群を含んでおり、
   前記第５のパッド群に含まれる前記第１のデータ入出力パッドは、前記第６のパッド群に含まれる前記第２の電源パッドに隣接しており、
   前記第６のパッド群に含まれる前記第１のデータ入出力パッドは、いずれの前記複数のパッド群にも含まれない第４の電源パッドに隣接しており、
   前記第３及び第４のパッド群と、前記第５及び第６のパッド群とは、互いに同じ列に配置されていることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
8. 前記複数のパッド群は、前記一方向に並べて配置された第７及び第８のパッド群を含んでおり、
   前記第７のパッド群に含まれる前記第１のデータ入出力パッドは、いずれの前記複数のパッド群にも含まれない第５の電源パッドに隣接しており、
   前記第８のパッド群に含まれる前記第１のデータ入出力パッドは、いずれの前記複数のパッド群にも含まれない第６の電源パッドに隣接しており、
   前記第７のパッド群に含まれる第２の電源パッドと前記第８のパッド群に含まれる第２の電源パッドとの間には、差動信号が供給される第３及び第４の差動信号パッドが配置されており、
   前記第１及び第２のパッド群と、前記第７及び第８のパッド群とは、互いに同じ列に配置されていることを特徴とする請求項７に記載の半導体装置。
9. 第１乃至第８のパッド群に含まれる全てのデータ入出力パッドを用いてデータの入出力を行う第１のモードと、
   第５乃至第８のパッド群に含まれるデータ入出力パッドを用いることなく、第１乃至第４のパッド群に含まれる全てのデータ入出力パッドを用いてデータの入出力を行う第２のモードと、
   第１及び第２のパッド群のいずれか一方に含まれる第１及び第２のデータ入出力パッドと、第３のパッド群に含まれる第１及び第２のデータ入出力パッドを用い、他のデータ入出力パッドを用いることなくデータの入出力を行う第３のモードと、を備えることを特徴とする請求項８に記載の半導体装置。
10. 前記第３及び第４のパッド群と前記第５及び第６のパッド群との間、並びに、前記第１及び第２のパッド群と前記第７及び第８のパッド群との間には、それぞれ周辺回路が配置されていることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
11. 同じパッド群に含まれる前記第１のデータ入出力パッドと前記第１の電源パッドの間には前記第１のデータ入出力バッファが配置されており、
    同じパッド群に含まれる前記第２データ入出力パッドと前記第２の電源パッドの間には前記第２のデータ入出力バッファが配置されていることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 請求項１乃至１１のいずれか一項に記載の半導体装置と、前記半導体装置が搭載されたパッケージ基板とを備え、
    前記パッケージ基板は、
    データが入出力される複数のデータ端子と、
    電源電位が供給される複数の電源端子と、
    前記複数のデータ端子とこれに対応する前記複数のデータ入出力パッドとをそれぞれ接続する複数のデータ配線と、
    前記複数の電源端子とこれに対応する前記複数の電源パッドとをそれぞれ接続する複数の電源配線と、を有し、
    前記データ配線は、２つの電源配線に挟まれた領域に沿って設けられていることを特徴とする半導体パッケージ。
13. 前記複数の電源端子の少なくとも一つは、２以上の前記電源配線を介して２以上の前記電源パッドに接続されていることを特徴とする請求項１２に記載の半導体パッケージ。
14. メモリセルアレイと、
    前記メモリセルアレイに対する読み出し動作及び書き込み動作を制御する制御回路部と、
    前記メモリセルアレイと前記制御回路部との少なくとも１つに外部から供給される第１の直流電圧を供給する第１の電源パッドと、
    前記第１の電源パッドを基点として一方向に一列に配置される、２つの第１のデータ入出力パッド、前記２つの第１のデータ入出力パッドに対応して設けられた２つの第１のデータ入出力バッファに外部から供給される第２の直流電圧を共通に供給する第２の電源パッド、及び、前記２つの第１のデータ入出力バッファに外部から供給される第３の直流電圧を共通に供給する第３の電源パッドを含む第１のパッド群とを備え、
    前記第１のパッド群に含まれる前記２つの第１のデータ入出力パッドと前記第２の電源パッドと前記第３の電源パッドとが、前記第１のパッド群の前記第１の電源パッド側の一端から、前記２つの第１のデータ入出力パッドのうちの一方のパッド、前記第２の電源パッド、前記２つの第１のデータ入出力パッドのうちの他方のパッド、前記第３の電源パッドの順で配置されることを特徴とする半導体装置。
15. 各々外部から供給される所定の信号を前記制御回路部に供給する複数の信号パッドを備え、前記第１のパッド群は、前記第１の電源パッドとの間に前記複数の信号パッドを挟まずに配置されることを特徴とする請求項１４に記載の半導体装置。
16. ２つの第２のデータ入出力パッドと、前記２つのデータ入出力パッドに対応して接続された２つの第２のデータ入出力バッファに外部から供給される第２の直流電圧を共通に供給する第４の電源パッドと、前記２つの第２の入出力バッファに外部から供給される第３の直流電圧を共通に供給する第５の電源パッドとを有する第２のパッド群を備え、
    前記第２のパッド群は、前記第１の電源パッドとの間に前記第１のパッド群を挟み込むように配置され、前記第２のパッド群に含まれる前記２つの第２のデータ入出力パッドと前記第４の電源パッドと前記第５の電源パッドとが、前記第２のパッド群の前記第１のパッド群側の一端から、前記２つの第２のデータ入出力パッドのうちの一方のパッド、前記第４の電源パッド、前記２つの第２のデータ入出力パッドのうちの他方のパッド、前記第５の電源パッドの順で配置されることを特徴とする請求項１４に記載の半導体装置。
17. 前記メモリセルアレイと前記制御回路部との少なくとも１つに外部から供給される第４の直流電圧を供給する第４の電源パッドと、
    前記第４の電源パッドを基点として前記第１の電源パッドと前記第１のパッド群とが配置される列と同一の列に一列に配置される、２つの第２のデータ入出力パッドと、前記２つのデータ入出力パッドに対応して接続された２つの第２のデータ入出力バッファに外部から供給される第２の直流電圧を共通に供給する第５の電源パッドと、前記２つの第２の入出力バッファに外部から供給される第３の直流電圧を共通に供給する第６の電源パッドとを有する第２のパッド群を備え、
    前記第４の電源パッドは、前記第１の電源パッドとの間に前記第１のパッド群と前記第２のパッド群とを挟み込むように配置され、
    前記第２のパッド群に含まれる前記２つの第２のデータ入出力パッドと前記第５の電源パッドと前記第６の電源パッドとが、前記第４の電源パッド側の一端から、前記２つの第２のデータ入出力パッドのうちの一方のパッド、前記第５の電源パッド、前記２つの第２のデータ入出力パッドのうちの他方のパッド、前記第６の電源パッドの順で配置さ、
    前記第３の電源パッドと前記第６の電源パッドとの間に、外部から供給される第１のデータストローブ信号を受ける第１のデータストローブ信号パッドと前記第１のデータストローブ信号と相補の関係にある第２のデータストローブ信号を受ける第２のデータストローブ用信号とが配置されることを特徴とする請求項１４に記載の半導体装置。
18. 前記メモリセルアレイと前記制御回路部との少なくとも１つに外部から供給される第４の直流電圧を供給する第４の電源パッドと、
    前記第４の電源パッドを基点として前記第１の電源パッドと前記第１のパッド群とが配置される列とは異なる列に前記第１の電源パッドと前記第１のパッド群とに平行に一列に配置される、２つの第２のデータ入出力パッドと、前記２つのデータ入出力パッドに対応して接続された２つの第２のデータ入出力バッファに外部から供給される第２の直流電圧を共通に供給する第５の電源パッドと、前記２つの第２の入出力バッファに外部から供給される第３の直流電圧を共通に供給する第６の電源パッドとを有する第２のパッド群を備え、
    前記第２のパッド群に含まれる前記２つの第２のデータ入出力パッドと前記第５の電源パッドと前記第６の電源パッドとが、前記第４の電源パッド側の一端から、前記２つの第２のデータ入出力パッドのうちの一方のパッド、前記第５の電源パッド、前記２つの第２のデータ入出力パッドのうちの他方のパッド、前記第６の電源パッドの順で配置されることを特徴とする請求項１４に記載の半導体装置。
19. メモリセルアレイと、
    前記メモリセルアレイに対する読み出し動作及び書き込み動作を制御する制御回路部と、
    前記メモリセルアレイと前記制御回路部との少なくとも１つに外部から供給される第１の直流電圧を供給する第１の電源パッドと、
    前記制御回路部に接続された複数のデータ入出力バッファと、
    各々前記複数のデータ入出力バッファのうちの対応する複数のデータ入出力バッファに外部から供給される第２の直流電圧を供給する複数の第２の電源パッドと、
    各々前記複数のデータ入出力バッファのうちの対応する複数のデータ入出力バッファに外部から供給される第３の直流電圧を供給する複数の第３の電源パッドと、
    前記複数のデータ入出力バッファに対応して接続された複数のデータ入出力パッドとを備え、
    前記第１の電源パッドと、前記複数のデータ入出力パッドのうちの１つのパッドと、前記複数の第２の電源パッドのうちの１つのパッドと、前記複数のデータ入出力パッドのうちの他の１つのパッドと、前記複数の第３の電源パッドのうちの１つのパッドとが、各々互いに隣接するパッドとの間に他のパッドを挟むことなく、この順に１列にならんで配置されていることを特徴とする半導体装置。
20. 前記複数のデータ入出力パッドのうちの１つのパッドと前記複数の第２の電源パッドのうちの１つのパッドとの間には、前記複数のデータ入出力パッドのうちの１つのパッドに対応して接続されたデータ入出力バッファが配置され、前記複数の第２の電源パッドのうちの１つのパッドと前記複数のデータ入出力パッドのうちの他の１つのパッドとの間には、前記複数のデータ入出力パッドのうちの他の１つのパッドに対応して接続されたデータ入出力バッファが配置されることを特徴とする請求項１９に記載の半導体装置。

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