KR100674936B1 - 강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워강화 방법 - Google Patents

강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워강화 방법 Download PDF

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Abstract

NC(No Connection) 상태로 있는 데이터 입출력 패드들을 활용하여 강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워 강화 방법이 개시된다. 상기 반도체 장치는, 복수개의 데이터 입출력 드라이버들, 및 상기 데이터 입출력 드라이버들에 연결되는 복수개의 데이터 입출력 패드들을 구비하고, 상기 복수개의 데이터 입출력 패드들중 패키지의 데이터 입출력핀들에 연결되지 않는 패드들의 일부 또는 전부가 패키지의 파우워(power) 핀들에 연결되는 것을 특징으로 한다.

Description

강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워 강화 방법{Semiconductor memory device having strengthened power and method for strengthening power}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리장치에서 X4 구성(organization)에 대한 본딩 옵션을 나타내는 도면이다.
도 2는 종래의 반도체 메모리장치에서 X8 구성(organization)에 대한 본딩 옵션을 나타내는 도면이다.
도 3은 종래의 반도체 메모리장치에서 NC(No Connection) 상태의 패드에 연결되는 데이터 입출력 드라이버를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리장치에서 X8 구성(organization)에 대한 본딩 옵션을 나타내는 도면이다.
도 5는 도 4의 본 발명의 일실시예에 따른 반도체 메모리장치에서 패키지의 접지전압 핀(VSS)에 연결되는 데이터 입출력 패드에 연결되는 데이터 입출력 드라이버를 나타내는 도면이다.
도 6은 도 4의 본 발명의 일실시예에 따른 반도체 메모리장치에서 패키지의 전원전압 핀(VDD)에 연결되는 데이터 입출력 패드에 연결되는 데이터 입출력 드라이버를 나타내는 도면이다.
본 발명은 반도체 장치에 관한 것으로, 특히 강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워 강화 방법에 관한 것이다.
일반적으로 반도체 메모리장치는 하나의 칩 내에 여러가지의 구성(organization)들을 포함한다. 예컨대 반도체 메모리장치는 하나의 칩 내에 X4, X8, 및 X16을 포함한다. X4는 데이터 밴드폭(bandwidth), 즉 동시에 반도체 메모리장치로 입출력되는 데이터의 비트 수가 4비트인 구성(organization)을 의미한다. X8은 데이터 밴드폭이 8비트인 구성을 의미하고 X16은 데이터 밴드폭이 16비트인 구성을 의미한다.
따라서 여러가지의 구성들중 선택되는 구성에 따라 사용되는 데이터 입출력 패드들의 수가 다르며 또한 데이터 입출력 패드들과 패키지(package)의 핀들간의 본딩 옵션(Bonding Option)이 다르다. 한편 반도체 메모리장치는 하나의 칩 내에 여러가지의 구성(organization)들을 포함하고 있지만, 패키지는 하나의 구성, 즉 데이터 밴드폭이 최대인 구성에 맞추어 설계된다.
도 1은 종래의 반도체 메모리장치에서 X4 구성(organization)에 대한 본딩 옵션을 나타내는 도면이다.
도 1을 참조하면, X4 구성에서 사용되는 데이터 입출력 패드들(PAD_LDQ0 내지 PAD_LDQ3)는 패키지의 해당 데이터 입출력핀들(LDQ0 내지 LDQ3)에 연결된다. 그리고 X4 구성에서 사용되지 않는 데이터 입출력 패드들, 즉 X8 구성 및 X16 구성에서 사용되는 데이터 입출력 패드들(PAD_LDQ4 내지 PAD_LDQ7, PAD_UDQ0 내지 PAD_UDQ7)은 데이터 입출력핀들에 연결되지 않는다. 즉 NC(No Connection) 상태로 존재한다.
도 2는 종래의 반도체 메모리장치에서 X8 구성(organization)에 대한 본딩 옵션을 나타내는 도면이다.
도 2를 참조하면, X8 구성에서 사용되는 데이터 입출력 패드들(PAD_LDQ0 내지 PAD_LDQ7)는 패키지의 해당 데이터 입출력핀들(LDQ0 내지 LDQ7)에 연결된다. 그리고 X8 구성에서 사용되지 않는 데이터 입출력 패드들, 즉 X16 구성에서 사용되는 데이터 입출력 패드들(PAD_UDQ0 내지 PAD_UDQ7)은 데이터 입출력핀들에 연결되지 않는다. 즉 NC(No Connection) 상태로 존재한다.
도 3은 종래의 반도체 메모리장치에서 NC 상태의 패드에 연결되는 데이터 입출력 드라이버를 나타내는 도면이다.
도 3을 참조하면, 데이터 입출력 드라이버(300)는 출력단이 해당 패드(PAD_UDQ)에 연결되는 출력버퍼(31), 입력단이 상기 해당 패드(PAD_UDQ)에 연결되는 입력버퍼(32), 상기 해당 패드(PAD_UDQ)와 접지(VSS) 라인 사이에 연결되는 ESD(Electro Static Discharge)용 엔모스 트랜지스터(33)를 구비한다.
그런데 상술한 종래의 반도체 메모리장치에서는 데이터 입출력 패드들중 일 부가 NC(No Connection) 상태로 있으므로 패드들에 대한 사용 효율이 떨어진다. 한편 데이터 밴드폭(bandwidth), 즉 동시에 반도체 메모리장치로 입출력되는 데이터의 비트 수가 증가할 수록 그라운드 바운스(ground bounce)와 같은 파우워 노이즈(power noise)가 증가하게 된다. 이러한 파우워 노이즈는 사용되는 전원전압이 낮아질 수록 더 심해진다.
따라서 파우워 노이즈를 감소시키기 위해서는 반도체 메모리장치에 강화된 파우워를 제공하는 것이 필요하다.
본 발명이 이루고자하는 기술적 과제는, NC(No Connection) 상태로 있는 데이터 입출력 패드들을 활용하여 강화된 파우워를 갖는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 메모리장치의 파우워 강화 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 복수의 구성(organization)들을 갖는 반도체 메모리장치에 있어서, 복수개의 데이터 입출력 드라이버들, 및 상기 데이터 입출력 드라이버들에 연결되는 복수개의 데이터 입출력 패드들을 구비하고, 상기 복수개의 데이터 입출력 패드들중 패키지의 데이터 입출력핀들에 연결되지 않는 패드들의 일부 또는 전부가 패키지의 파우워(power) 핀들에 연결되는 것을 특징으로 한다.
상기 파우워(power) 핀들 각각은 전원전압 핀 또는 접지전압 핀이다.
바람직한 실시예에 따르면 상기 데이터 입출력 드라이버들중 상기 데이터 입출력핀들에 연결되지 않는 데이터 입출력 패드들에 연결되는 데이터 입출력 드라이버들의 일부는, 출력단이 해당 패드에 연결되는 출력버퍼, 입력단이 상기 해당 패드에 연결되는 입력버퍼, 드레인이 상기 해당 패드에 연결되고 소오스가 접지라인에 연결되는 제1엔모스 트랜지스터, 및 드레인이 상기 제1엔모스 트랜지스터의 게이트에 연결되고 소오스가 상기 제1엔모스 트랜지스터의 소오스에 연결되는 제2엔모스 트랜지스터를 구비한다.
특히 상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신호가 활성화되면 상기 제2엔모스 트랜지스터가 턴온되고, 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1엔모스 트랜지스터가 턴온된다.
바람직한 실시예에 따르면 상기 데이터 입출력 드라이버들중 상기 데이터 입출력핀들에 연결되지 않는 데이터 입출력 패드들에 연결되는 데이터 입출력 드라이버들의 다른 일부는, 출력단이 해당 패드에 연결되는 출력버퍼, 입력단이 상기 해당 패드에 연결되는 입력버퍼, 드레인이 상기 해당 패드에 연결되고 소오스가 전원전압 라인에 연결되는 제1피모스 트랜지스터, 및 드레인이 상기 제1피모스 트랜지스터의 게이트에 연결되고 소오스가 상기 제1피모스 트랜지스터의 소오스에 연결되는 제2피모스 트랜지스터를 구비한다.
특히 상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신 호가 활성화되면 상기 제2피모스 트랜지스터가 턴온되고, 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1피모스 트랜지스터가 턴온된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 파우워 강화 방법은, 복수의 구성(organization)들을 갖는 반도체 메모리장치의 파우워 강화방법에 있어서, 복수개의 데이터 입출력 패드들중 패키지의 데이터 입출력핀들에 연결되지 않는 패드들의 일부 또는 전부를 상기 패키지의 파우워(power) 핀들에 연결하는 단계를 구비하는 것을 특징으로 한다.
상기 파우워(power) 핀들 각각은 전원전압 핀 또는 접지전압 핀이다.
상기 반도체 메모리장치는 상기 접지전압 핀에 연결되는 데이터 입출력 패드와 접지전압 라인 사이에 연결되는 제1엔모스 트랜지스터 및 상기 제1엔모스 트랜지스터의 게이트와 상기 접지전압 라인 사이에 연결되는 제2엔모스 트랜지스터를 구비하고, 상기 본 발명에 따른 파우워 강화방법은, 상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신호가 활성화되면 상기 제2엔모스 트랜지스터를 턴온시키는 단계; 및 상기 복수의 구성들중 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1엔모스 트랜지스터를 턴온시키는 단계를 더 구비할 수 있다.
또는 상기 반도체 메모리장치는 상기 전원전압 핀에 연결되는 데이터 입출력 패드와 전원전압 라인 사이에 연결되는 제1피모스 트랜지스터 및 상기 제1피모스 트랜지스터의 게이트와 상기 전원전압 라인 사이에 연결되는 제2피모스 트랜지스터를 구비하고, 상기 본 발명에 따른 파우워 강화방법은, 상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신호가 활성화되면 상기 제2피모스 트랜지스터를 턴온시키는 단계; 및 상기 복수의 구성들중 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1피모스 트랜지스터를 턴온시키는 단계를 더 구비할 수 있다.
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본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리장치에서 X8 구성(organization)에 대한 본딩 옵션을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리장치에서는 X8 구성에서 사용되는 데이터 입출력 패드들(PAD_LDQ0 내지 PAD_LDQ7)는 패키지의 해당 데이터 입출력핀들(LDQ0 내지 LDQ7)에 연결된다. 특히 패드들을 효율적으로 사용하기 위해, X8 구성에서 사용되지 않는 데이터 입출력 패드들, 즉 X16 구성에서 사용되는 데이터 입출력 패드들(PAD_UDQ0 내지 PAD_UDQ7)은 패키지의 파우워(power) 핀들(VSS,VDD)에 연결된다.
여기에서 VSS는 접지전압 핀을 나타내고 VDD는 전원전압 핀을 나타낸다.
한편 데이터 입출력 패드들(PAD_UDQ0 내지 PAD_UDQ7)에 연결되는 데이터 입출력 드라이버들(미도시) 내에는 구성(organization)을 나타내는 정보신호에 따라 동작하는 스위치 트랜지스터가 구비되며, 이 스위치 트랜지스터에 의해 선택적으로 데이터 입출력 패드들(PAD_UDQ0 내지 PAD_UDQ7)이 파우워 패드로 사용될 수 있다.
도 5는 도 4의 본 발명의 일실시예에 따른 반도체 메모리장치에서 패키지의 접지전압 핀(VSS)에 연결되는 데이터 입출력 패드에 연결되는 데이터 입출력 드라이버를 나타내는 도면이다.
도 5를 참조하면, 데이터 입출력 드라이버(500)는 출력버퍼(51), 입력버퍼(52), 제1엔모스 트랜지스터(53), 제2엔모스 트랜지스터(54), 및 오아(OR) 게이트(55)를 구비한다.
출력버퍼(51)는 출력단이 해당 데이터 입출력 패드(PAD_UDQ even)에 연결되고 입력버퍼(52)는 입력단이 상기 데이터 입출력 패드(PAD_UDQ even)에 연결된다. 제1엔모스 트랜지스터(53)는 드레인이 상기 데이터 입출력 패드(PAD_UDQ even)에 연결되고 소오스가 접지라인(VSS)에 연결되고 게이트에는 오아(OR) 게이트(55)의 출력단이 연결된다.
오아(OR) 게이트(55)는 X4 구성(organization)을 나타내는 정보신호(X4) 및 X8 구성을 나타내는 정보신호(X8)을 수신한다. 데이터 입출력 패드(PAD_UDQ even)는 패키지(PKG)의 접지전압 핀(VSS)에 연결된다.
제2엔모스 트랜지스터(54)는 드레인이 상기 제1엔모스 트랜지스터(53)의 게이트에 연결되고 소오스가 상기 제1엔모스 트랜지스터(53)의 소오스에 연결되며 게 이트에는 X16 구성을 나타내는 정보신호(X16)가 인가된다.
따라서 X4 구성을 나타내는 정보신호(X4)가 논리"하이"로 활성화되거나 또는 X8 구성을 나타내는 정보신호(X8)가 논리"하이"로 활성화되면 제1엔모스 트랜지스터(53)가 턴온된다. 이에 따라 패키지의 접지전압 핀(VSS)에 연결되어 있는 데이터 입출력 패드(PAD_UDQ even)가 제1엔모스 트랜지스터(53)를 통해 접지라인(VSS line)에 직접 연결되므로 반도체 메모리장치 내에서 접지전압이 강화된다.
X16 구성이 사용될 때는 정보신호(X16)가 논리"하이"로 활성화되고 제2엔모스 트랜지스터(54)가 턴온되며 따라서 이 때에는 제1엔모스 트랜지스터(53)는 ESD(Electro Static Discharge)용으로 이용된다. X16 구성이 사용될 때는 데이터 입출력 패드(PAD_UDQ even)는 패키지(PKG)의 접지전압 핀(VSS)에 연결되지 않고 패키지의 데이터 입출력핀에 연결된다.
도 6은 도 4의 본 발명의 일실시예에 따른 반도체 메모리장치에서 패키지의 전원전압 핀(VDD)에 연결되는 데이터 입출력 패드에 연결되는 데이터 입출력 드라이버를 나타내는 도면이다.
도 6을 참조하면, 데이터 입출력 드라이버(600)는 출력버퍼(61), 입력버퍼(62), 제1피모스 트랜지스터(63), 제2피모스 트랜지스터(64), 노아(NOR) 게이트(65), 및 인버터(66)를 구비한다.
출력버퍼(61)는 출력단이 해당 데이터 입출력 패드(PAD_UDQ odd)에 연결되고 입력버퍼(62)는 입력단이 상기 데이터 입출력 패드(PAD_UDQ odd)에 연결된다. 제1피모스 트랜지스터(63)는 드레인이 상기 데이터 입출력 패드(PAD_UDQ odd)에 연결 되고 소오스가 전원전압(VDD) 라인에 연결되고 게이트에는 노아(NOR) 게이트(65)의 출력단이 연결된다.
노아(NOR) 게이트(65)는 X4 구성을 나타내는 정보신호(X4) 및 X8 구성을 나타내는 정보신호(X8)을 수신한다. 데이터 입출력 패드(PAD_UDQ odd)는 패키지(PKG)의 전원전압 핀(VDD)에 연결된다.
제2피모스 트랜지스터(64)는 드레인이 상기 제1피모스 트랜지스터(63)의 게이트에 연결되고 소오스가 상기 제1피모스 트랜지스터(63)의 소오스에 연결되며 게이트에는 인버터(66)의 출력신호가 인가된다. 인버터(66)는 X16 구성을 나타내는 정보신호(X16)를 수신한다.
따라서 X4 구성을 나타내는 정보신호(X4)가 논리"하이"로 활성화되거나 또는 X8 구성을 나타내는 정보신호(X8)가 논리"하이"로 활성화되면 제1피모스 트랜지스터(63)가 턴온된다. 이에 따라 패키지의 전원전압 핀(VDD)에 연결되어 있는 데이터 입출력 패드(PAD_UDQ odd)가 제1피모스 트랜지스터(63)를 통해 전원전압 라인(VDD line)에 직접 연결되므로 반도체 메모리장치 내에서 전원전압이 강화된다.
X16 구성이 사용될 때는 정보신호(X16)가 논리"하이"로 활성화되고 제2피모스 트랜지스터(64)가 턴온되며 따라서 이 때에는 제1피모스 트랜지스터(63)는 ESD(Electro Static Discharge)용으로 이용된다. X16 구성이 사용될 때는 데이터 입출력 패드(PAD_UDQ odd)는 패키지(PKG)의 전원전압 핀(VDD)에 연결되지 않고 패키지의 데이터 입출력핀에 연결된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 파우워 강화 방법을 이용하는 본 발명에 따른 반도체 메모리장치에서는 NC(No Connection) 상태로 있는 데이터 입출력 패드들을 활용하여 파우워가 강화되는 장점이 있다.

Claims (8)

  1. 복수의 구성(organization)들을 갖는 반도체 메모리장치에 있어서,
    복수개의 데이터 입출력 드라이버들; 및
    상기 데이터 입출력 드라이버들에 연결되는 복수개의 데이터 입출력 패드들을 구비하고,
    상기 복수개의 데이터 입출력 패드들중 패키지의 데이터 입출력핀들에 연결되지 않는 패드들의 일부 또는 전부가 패키지의 파우워(power) 핀들에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 파우워(power) 핀들 각각은 전원전압 핀 또는 접지전압 핀인 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 데이터 입출력 드라이버들중 상기 데이터 입출력핀들에 연결되지 않는 데이터 입출력 패드들에 연결되는 데이터 입출력 드라이버들의 일부는,
    출력단이 해당 패드에 연결되는 출력버퍼;
    입력단이 상기 해당 패드에 연결되는 입력버퍼;
    드레인이 상기 해당 패드에 연결되고 소오스가 접지라인에 연결되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 게이트에 연결되고 소오스가 상기 제1엔모스 트랜지스터의 소오스에 연결되는 제2엔모스 트랜지스터를 구비하고,
    상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신호가 활성화되면 상기 제2엔모스 트랜지스터가 턴온되고, 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1엔모스 트랜지스터가 턴온되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 데이터 입출력 드라이버들중 상기 데이터 입출력핀들에 연결되지 않는 데이터 입출력 패드들에 연결되는 데이터 입출력 드라이버들의 일부는,
    출력단이 해당 패드에 연결되는 출력버퍼;
    입력단이 상기 해당 패드에 연결되는 입력버퍼;
    드레인이 상기 해당 패드에 연결되고 소오스가 전원전압 라인에 연결되는 제1피모스 트랜지스터; 및
    드레인이 상기 제1피모스 트랜지스터의 게이트에 연결되고 소오스가 상기 제1피모스 트랜지스터의 소오스에 연결되는 제2피모스 트랜지스터를 구비하고,
    상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신호가 활성화되면 상기 제2피모스 트랜지스터가 턴온되고, 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1피모스 트랜지스터가 턴온되는 것을 특징으로 하는 반도체 메모리장치.
  5. 복수의 구성(organization)들을 갖는 반도체 메모리장치의 파우워 강화방법에 있어서,
    복수개의 데이터 입출력 패드들중 패키지의 데이터 입출력핀들에 연결되지 않는 패드들의 일부 또는 전부를 상기 패키지의 파우워(power) 핀들에 연결하는 단계를 구비하는 것을 특징으로 하는 파우워 강화방법.
  6. 제5항에 있어서, 상기 파우워(power) 핀들 각각은 전원전압 핀 또는 접지전압 핀인 것을 특징으로 하는 파우워 강화방법.
  7. 제6항에 있어서, 상기 반도체 메모리장치는 상기 접지전압 핀에 연결되는 데이터 입출력 패드와 접지전압 라인 사이에 연결되는 제1엔모스 트랜지스터 및 상기 제1엔모스 트랜지스터의 게이트와 상기 접지전압 라인 사이에 연결되는 제2엔모스 트랜지스터를 구비하고,
    상기 파우워 강화방법은,
    상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신호가 활성화되면 상기 제2엔모스 트랜지스터를 턴온시키는 단계; 및
    상기 복수의 구성들중 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1엔모스 트랜지스터를 턴온시키는 단계를 더 구비하는 것을 특징으로 하는 파우워 강화방법.
  8. 제6항에 있어서, 상기 반도체 메모리장치는 상기 전원전압 핀에 연결되는 데이터 입출력 패드와 전원전압 라인 사이에 연결되는 제1피모스 트랜지스터 및 상기 제1피모스 트랜지스터의 게이트와 상기 전원전압 라인 사이에 연결되는 제2피모스 트랜지스터를 구비하고,
    상기 파우워 강화방법은,
    상기 복수의 구성(organization)들중 소정의 어느 하나에 대한 정보신호가 활성화되면 상기 제2피모스 트랜지스터를 턴온시키는 단계; 및
    상기 복수의 구성들중 상기 소정의 어느 하나이외의 구성들에 대한 정보신호들이 활성화되면 상기 제1피모스 트랜지스터를 턴온시키는 단계를 더 구비하는 것을 특징으로 하는 파우워 강화방법.
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