JP2888755B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大容量マスクＲＯＭ等
の半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体装置は、図１０の如く、
平面視矩系のパッケージ２１の両側辺に複数個の外部接
続用ピン１〜３２が突出した構造とされている。そし
て、従来例の半導体装置は、図１０の如く、電源ピンＶ
ｃｃ（３２）とＧＮＤ端子Ｖｓｓ（１６）がパッケージ
２１の対角線上で互いに最も離間した位置に配置されて
いた。すなわち、図１０中のパッケージ２１の右上に電
源ピンＶｃｃ（３２）が、パッケージ２１の左下にＧＮ
Ｄ端子Ｖｓｓ（１６）が配置されていた。そして、電源
ピンＶｃｃ（３２）の比較的近傍に、アドレス入力端子
Ａ11（２５）〜Ａ18（３１）が配置され、該アドレス入
力端子Ａ11（２５）〜Ａ18（３１）に対向する側辺にア
ドレス入力端子Ａ0（１２）〜Ａ16（２）が配置されて
いた。また、ＧＮＤ端子Ｖｓｓ（１６）の比較的近傍に
データ出力端子Ｄ0（１３）〜Ｄ2（１５）が配置され、
該データ出力端子Ｄ0（１３）〜Ｄ2（１５）およびＧＮ
Ｄ端子Ｖｓｓ（１６）に対向する側辺にデータ出力端子
Ｄ3（１７）〜Ｄ7（２１）が配置されていた。なお、図
１０中の１は予備ピン（ＮＣ）、２２，２４はチップ・
イネーブル等の制御端子（バーＣＥ、バーＯＥ）、２３
は他のアドレス入力端子Ａ10である。また、図１１およ
び図１２中の３５はチップ、３５ａはチップ３５内の内
部回路、３５ｂはチップ３５をダイボンドするダイパッ
ドである。
【０００３】
【発明が解決しようとする課題】一般に、８ビットまた
は１６ビットのようなデータ幅の大きなメモリを設計す
る場合、データの出力ノイズがチップに与える影響を小
さくするため、パッド用Ｖｃｃ線３１と内部回路用のＶ
ｃｃ線３３を分離して配線し、また、パッド用Ｖｓｓ線
３２と内部回路用のＶｓｓ線３４とを分離して配線する
ことが多い。この場合、従来例の半導体装置のピン配置
においては、図１１のようなチップ３５がパッケージ２
１内に形成される。すなわち、チップ３５の一側（以
下、上部と称す）のパッド３６のためのＶｃｃ線３１お
よびチップ３５の他側（以下、下部と称す）のパッド３
７のためのＶｓｓ線３２を配線しなければならず、これ
らの配線がチップ３５の左右を通るため、その分チップ
サイズが増大する。また、アドレス入力パッド４１とデ
ータ出力パッド４２は出力ノイズが入力線に与える影響
を小さくするための別々のＶｃｃ／Ｖｓｓ線を配線する
ことが望ましいが、従来例ではチップ３５の下部にアド
レス入力パッド４１とデータ出力パッド４２が並んでい
るため、これを分離して配線するためにはチップサイズ
がさらに増大し、事実上製品化が困難である。また、こ
のチップ３５をパッケージに封止する際には、図１２の
ようになるが、このとき、チップ３５の中央部に対応す
るピン４５は、図１２のようにチップの側部に隣接して
配置しなければならない。そうすると、ピン４５および
チップ３５のパッド４６を結線するボンディングワイヤ
４７と、ピン４５ａとチップ３５のパッド４６ａとを結
線するボンディングワイヤ４７ａとがショートしないよ
うに工夫する必要がある。そこで、従来例では、図１２
のように、パッド４６をパッド４６ａに隣接して配置す
るものの、他のパッドの配列方向と異なる方向へ位置を
ずらして配置していた。しかしながら、この場合、ほと
んどのパッドが一列配列なのにも拘らず、チップ３５の
隅部の二個のパッド４６，４６ａだけ二列配列に配列さ
れているのに等しい。すなわち、チップ３５の隅部に、
該隅部以外のパッド列に比べて余分の面積を必要とす
る。ここで、内部回路３５ａとしてにメモリセルアレイ
を形成する場合、隅部の一部だけでもメモリセルが欠け
るとアレイを構成できない。このため、メモリセルアレ
イのＸ方向のメモリセルの列数を両端部について数個ず
つ削減するか、メモリセルアレイのＹ方向のメモリセル
行数を両端部について数個ずつ削減するかしなければな
らない。そうすると、メモリセル数の大幅な削減とな
り、高密度の要請に逆行する。
【０００４】本発明は、上記課題に鑑み、チップサイズ
を小さくし、種類の異なる二種以上のパッドの間でノイ
ズを分離し、かつワイヤボンディングを容易にすること
ができる半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、チップおよびこれを収納するパッケー
ジを備え、前記パッケージの互いに対向する二辺に複数
個の外部接続用ピンを有せしめられ、前記外部接続用ピ
ンは、前記チップへ電源を供給するよう前記パッケージ
の前記互いに対向する二辺の夫々に形成される電源ピン
と、前記チップをグランドに接続するよう前記パッケー
ジの前記互いに対向する二辺の夫々に形成されるグラン
ドピンと、外部に接続されない余剰ピンとを含み、該余
剰ピンは、前記パッケージの前記互いに対向する二辺の
夫々において、前記電源ピンと前記グランドピンの間に
挟まれて配置される。
【０００６】
【０００７】
【０００８】本発明の請求項２に係る課題解決手段は、
パッケージと、該パッケージの内部に収納されるチップ
とを備え、前記パッケージは、互いに対向する二辺に形
成され電源ピンおよびグランドピンを含む複数個の外部
接続用ピンを有せしめられ、前記チップは、互いに対向
する二辺に電源供給端子およびグランド接続端子を夫々
少なくとも一個ずつ有する内部回路と、該内部回路と前
記電源ピンとを結線するための第１のパッド部と、前記
内部回路と前記グランドピンとを結線するための第２の
パッド部とを備え、前記第１のパッド部は、前記内部回
路の各電源供給端子と前記電源ピンとの間に配線される
よう前記チップの互いに対向する二辺に少なくとも一個
ずつ形成される電源用パッドと、前記内部回路の互いに
対向する二辺の近傍に平行に配され前記各電源用パッド
に接続されるパッド用電源配線とを備え、前記第２のパ
ッド部は、前記内部回路の各グランド接続端子と前記グ
ランドピンとの間に配線されるよう前記チップの互いに
対向する二辺に少なくとも一個ずつ形成されるグランド
接続用パッドと、前記内部回路の互いに対向する二辺の
近傍に平行に配され前記各グランド接続用パッドに接続
されるパッド用グランド配線とを備える。
【０００９】本発明の請求項３に係る課題解決手段は、
前記外部接続用ピンのうち、一の電源ピンは前記パッケ
ージのいずれか一側辺に配置され、かつ他の一の電源ピ
ンは前記パッケージの逆側辺に配置され、前記外部接続
用ピンのうち、一のグランドピンは前記パッケージのい
ずれか一側辺に配置され、かつ他の一のグランドピンは
前記パッケージの逆側辺に配置される。
【００１０】本発明の請求項４に係る課題解決手段は、
前記チップの少なくとも一側に、所定の信号を前記チッ
プへ入力するためのみに用いられる第１のパッドと、少
なくとも前記チップからの信号を出力するために用いら
れる第２のパッドとが形成され、前記チップの前記第２
のパッドおよび前記第１のパッドが形成された前記少な
くとも一側に配置される電源用パッドおよびグランド接
続用パッドは、所定の離間距離を有して互いに離間さ
れ、前記電源用パッドおよび前記グランド接続用パッド
の間に前記第２のパッドおよび前記第１のパッドのうち
の一方のパッドが配置され、前記第２のパッドおよび前
記第１のパッドのうちの他方のパッドは、前記一方のパ
ッドから前記電源用パッドまたは前記グランド接続用パ
ッドを隔てた端部に配置される。
【００１１】本発明の請求項５に係る課題解決手段は、
前記内部回路の一辺に形成された一の前記電源供給端子
と逆側の他辺に形成された一の前記グランド接続端子と
は互いに対向配置され、前記内部回路の前記他辺に形成
された他の前記電源供給端子と前記一辺に形成された他
の前記グランド接続端子とは互いに対向配置される。
【００１２】本発明の請求項６に係る課題解決手段は、
外部接続用ピンは外部に接続されない余剰ピンを含み、
該余剰ピンは、前記一側辺および前記逆側辺の夫々にお
いて、前記電源ピンと前記グランドピンの間に挟まれて
配置される。
【００１３】
【作用】本発明請求項１および請求項６に係る半導体装
置では、余剰ピンを、パッケージの一側辺および逆側辺
のうち電源ピンとグランドピンの間の位置に配置してい
るので、かかる位置に対応する位置にチップを配置すれ
ば、チップと余剰ピンとを配線する必要がないため、従
来例のようにボンディングワイヤのショート防止のため
にチップの隅部に複数列のパッドを形成する必要がなく
なる。そうすると、欠けのない四角形のアレイ等をチッ
プの端部まで構成することができ、従来例よりも面積効
率を向上させることができる。
【００１４】
【００１５】本発明請求項２に係る半導体装置では、パ
ッド用電源配線およびパッド用グランド配線を内部回路
の対向する二辺から各リードフレームに対してワイヤボ
ンドする必要があるが、内部回路の電源供給端子および
グランド接続端子を内部回路の対向する二辺に配置して
いるので、パッド用電源配線およびパッド用グランド配
線を二辺の間を通すように配線する必要がなくなる。す
なわち、内部回路の全周囲にパッド用電源配線およびパ
ッド用グランド配線を張り巡らさなくても、内部回路の
互いに対向する二辺から外部接続用ピンに結線すること
ができる。したがって、その分だけチップサイズを低減
できる。
【００１６】本発明請求項３に係る半導体装置では、一
の電源ピンをパッケージのいずれか一側辺に配置し、他
の一の電源ピンをパッケージの逆側辺に配置し、一のグ
ランドピンをパッケージのいずれか一側辺に配置し、他
の一のグランドピンをパッケージの逆側辺に配置してい
るので、パッケージの両側辺から電源ピンおよびグラン
ドピンのいずれをも引き出すことができ、請求項２の構
成をとった場合に、電源用パッドと電源ピンとの配線、
およびグランド用パッドとグランドピンとの配線を簡単
に行うことができ、配線設計の自由度が広がる。
【００１７】本発明請求項４に係る半導体装置では、第
１のパッドおよび第２のパッドのうちの一方のパッドと
他方のパッドとを、電源用パッドまたはグランド接続用
パッドを隔てて配置しているので、一方のパッドにノイ
ズが混入しても、他方のパッドを電源用パッドまたはグ
ランド接続用パッドで分離できる。
【００１８】本発明請求項５に係る半導体装置では、二
個以上の電源供給端子を内部回路の対角線上の逆側に配
し、二個以上のグランド接続端子を内部回路の電源供給
端子とは異なる対角線上の逆側に配しているので、内部
回路内の配線およびチップより外部の配線のいずれの配
線についても設計の自由度が高まる。
【００１９】
【００２０】
【実施例】
［第１の実施例］ ＜構成＞図１は本発明の第１の実施例の半導体装置を示
す図である。図１の如く、本実施例の半導体装置は、２
８ピンのパッケージに６４メガビットのマスクＲＯＭを
封止した大容量半導体記憶装置であって、パッケージ１
０１（パッケージ）と、該パッケージ１０１の内部に収
納されるチップ１００とを備える。
【００２１】前記パッケージ１０１は、絶縁基板と、該
絶縁基板上の回路等を封止するエポキシ樹脂等からなる
モールド体とを備え、これらの間には前記内部回路１０
４が内装され、該パッケージ１０１の互いに対向する二
辺（図１中の左右両辺）には、電源ピン（Ｖｃｃ）５
Ｐ，１９Ｐおよびグランドピン（Ｖｓｓ）１０Ｐ，２４
Ｐを含む複数（２８）個の外部接続用ピン１Ｐ〜２８Ｐ
が形成され、該外部接続用ピン１Ｐ〜２８Ｐと前記チッ
プ１００の間には、図５の如く、これらをボンディング
ワイヤにて結線するための複数個のリードフレーム１２
３が形成される。
【００２２】前記外部接続用ピン１Ｐ〜２８Ｐは、前記
パッケージ１０１の周辺部のうち、互いに対向する両側
辺１２６，１２７（図１中の左右側辺）に配置される。
該外部接続用ピン１Ｐ〜２８Ｐのうち、前記電源ピン
（Ｖｃｃ）５Ｐ，１９Ｐおよび前記グランドピン（Ｖｓ
ｓ）１０Ｐ，２４Ｐは、前記パッケージ１０１の前記一
側辺１２６（図１中の左側辺）および前記逆側辺１２７
（図１中の右側辺）の略中央部に配置される。このう
ち、一の電源ピン（Ｖｃｃ）５Ｐは前記パッケージ１０
１のいずれか一側辺の略中央部に配置され、かつ他の一
の電源ピン（Ｖｃｃ）１９Ｐは前記パッケージ１０１の
逆側辺の略中央部に配置される。また、該外部接続用ピ
ン１Ｐ〜２８Ｐのうち、一のグランドピン（Ｖｓｓ）１
０Ｐは前記パッケージ１０１のいずれか一側辺の略中央
部に配置され、かつ他の一のグランドピン（Ｖｓｓ）２
４Ｐは前記パッケージ１０１の逆側辺の略中央部に配置
される。さらに、該外部接続用ピン１Ｐ〜２８Ｐのう
ち、アドレス入力ピンおよびデータ出力ピンを兼ね備え
るＩ／Ｏピン（第２のピン）１Ｐ〜４Ｐ，１１Ｐ〜１４
Ｐ，１５Ｐ〜１８Ｐ，２５Ｐ〜２８Ｐは、前記パッケー
ジ１０１の前記一側辺１２６（図１中の左側辺）および
前記逆側辺１２７（図１中の右側辺）において、前記電
源ピン（Ｖｃｃ）５Ｐ，１９Ｐおよび前記グランドピン
（Ｖｓｓ）１０Ｐ，２４Ｐより端側（上下両端側）に配
置される。
【００２３】また、該外部接続用ピン１Ｐ〜２８Ｐは、
前記パッケージ１０１の一側辺１２６（図１中の左側
辺）および逆側辺１２７（図１中の右側辺）に夫々形成
され外部に接続されない余剰ピン（ＮＣ）７Ｐ，８Ｐ，
２１Ｐ，２２Ｐと、チップイネーブルピン（バーＣＥ）
２０Ｐと、リードピン（バーＲＤ）２３Ｐと、ＡＬＥＬ
用ピン６Ｐと、ＡＬＥＨ用ピン９Ｐとを含む。なお、チ
ップイネーブルピン（バーＣＥ）２０Ｐ、リードピン
（バーＲＤ）２３Ｐ、ＡＬＥＬ用ピン６ＰおよびＡＬＥ
Ｈ用ピン９Ｐは、制御信号を入力するためのみに用いら
れる入力ピン（第１のピン）として総称されるものであ
る。前記余剰ピン（ＮＣ）７Ｐ，８Ｐ、前記ＡＬＥＬ用
ピン６Ｐ、および前記ＡＬＥＨ用ピン９Ｐは、前記一側
辺１２６（図１中の左側辺）において、前記電源ピン
（Ｖｃｃ）５Ｐと前記グランドピン（Ｖｓｓ）１０Ｐの
間に挟まれて配置される。また、前記余剰ピン（ＮＣ）
２１Ｐ，２２Ｐおよび前記チップイネーブルピン（バー
ＣＥ）２０Ｐ、リードピン（バーＲＤ）２３Ｐは、前記
逆側辺１２７（図１中の右側辺）において、前記電源ピ
ン（Ｖｃｃ）１９Ｐと前記グランドピン（Ｖｓｓ）２４
Ｐの間に挟まれて配置される。
【００２４】前記チップ１００は、図２の如く、記憶回
路としての内部回路１０４と、該内部回路１０４と前記
外部接続用ピン１Ｐ〜２８Ｐとを前記リードフレーム１
２３を介して結線（ワイヤボンド）するための第１のパ
ッド部１０５と、前記内部回路１０４と前記外部接続用
ピン１Ｐ〜２８Ｐとを前記リードフレーム１２３を介し
て結線（ワイヤボンド）するための第２のパッド部１０
６とを備える。
【００２５】前記内部回路１０４は、例えば多数のマス
クＲＯＭ等のメモリセルが縦横に配列されたメモリセル
アレイとこれを制御する周辺回路（１０２，１０３）と
を備えるものである。該内部回路１０４内のメモリセル
アレイは個々のメモリセルが左右対称に規則正しく配列
される。該内部回路１０４の左端部には、メモリセルの
ワード線を縦方向（Ｙ方向）に特定する周辺回路として
のＸ（ワード線選択）デコーダ１０２が配置され、内部
回路１０４の下端部には、メモリセルのビット線を横方
向（Ｘ方向）に特定する周辺回路としてのＹ（ビット線
選択）デコーダ１０３が配置される。
【００２６】前記第１のパッド部１０５は、前記電源ピ
ン（Ｖｃｃ）５Ｐ，１９Ｐに接続された前記リードフレ
ーム１２３に結線（ワイヤボンド）される一対の電源
（Ｖｃｃ）供給用パッド１３１，１３２と、該電源供給
用パッド１３１，１３２と前記内部回路１０４との間に
接続され該内部回路１０４の互いに対向する二辺（図２
中の内部回路１０４の上下両辺）の長さで該二辺の近傍
に夫々平行に配されるパッド用電源配線１１５，１１６
とを備える。
【００２７】このうち、一方の前記電源供給用パッド１
３１およびこれに対応するパッド用電源配線１１５は、
前記チップ１００の一側（図２中の上辺付近）に配置さ
れ、他方の前記電源供給用パッド１３２およびこれに対
応するパッド用電源配線１１６は、前記チップ１００の
他側（図２中の下辺付近）に配置される。また、一方の
前記電源供給用パッド１３１は、前記チップ１００の一
側（図２中の上辺付近）の左端部より少しだけ右寄りに
配置され、他方の前記電源供給用パッド１３２は、前記
チップ１００の他側（図２中の下辺付近）の右端部より
少しだけ左寄りに配置される。これにより、両電源供給
用パッド１３１，１３２は前記内部回路１０４の中央部
を中心にして回転対称に配置することができる。
【００２８】前記パッド用電源配線１１５，１１６は、
前記チップ１００の最上面の保護膜より下層に配置され
たアルミニウム等からなる略一文字形の金属配線であっ
て、前記各電源供給用パッド１３１，１３２に対応する
後述のＰチャネルＭＯＳ（Ｑｐ）（図３および図４参
照）に接続されるとともに、前記内部回路１０４の電源
供給端子１１１，１１２を通じて前記Ｘデコーダ１０２
および前記Ｙデコーダ１０３に接続される。
【００２９】前記第２のパッド部１０６は、前記グラン
ドピン（Ｖｓｓ）１０Ｐ，２４Ｐに接続された前記リー
ドフレーム１２３に結線（ワイヤボンド）される一対の
グランド（Ｖｓｓ）接続用パッド１３３，１３４と、該
グランド接続用パッド１３３，１３４と前記内部回路１
０４との間に接続され該内部回路１０４の互いに対向す
る二辺（図２中の内部回路１０４の上下両辺）の長さで
該二辺の近傍に夫々平行に配されるパッド用グランド配
線１１７，１１８とを備える。
【００３０】このうち、一方の前記グランド接続用パッ
ド１３３およびこれに対応するパッド用グランド配線１
１７は、前記チップ１００の一側（図２中の上辺付近）
に配置され、他方の前記グランド接続用パッド１３４お
よびこれに対応するパッド用グランド配線１１８は、前
記チップ１００の他側（図２中の下辺付近）に配置され
る。
【００３１】一方の前記グランド接続用パッド１３３
は、前記チップ１００の一側（図２中の上辺付近）の右
端部より少しだけ左寄りに配置され、他方の前記グラン
ド接続用パッド１３４は、前記チップ１００の他側（図
２中の下辺付近）の左端部より少しだけ右寄りに配置さ
れる。これにより、両グランド接続用パッド１３３，１
３４は前記内部回路１０４の中央部を中心にして回転対
称に配置することができる。
【００３２】前記パッド用グランド配線１１７，１１８
は、前記チップ１００の最上面の保護膜より下層に配置
されたアルミニウム等からなる略一文字形の金属配線で
あって、前記各グランド接続用パッド１３３，１３４に
対応する後述のＮチャネルＭＯＳ（Ｑｎ）（図３および
図４参照）に接続されるとともに、前記内部回路１０４
のグランド接続端子１１３，１１４を通じて前記Ｘデコ
ーダ１０２および前記Ｙデコーダ１０３に接続される。
【００３３】そして、前記内部回路１０４の一側（図２
中の上辺）に配置される電源供給用パッド１３１および
グランド接続用（Ｖｓｓ）パッド１３３は、所定の離間
距離を有して互いに離間され、当該電源供給用パッド１
３１および当該グランド接続用（Ｖｓｓ）パッド１３３
の間に、前記内部回路１０４の出力パッド（第２のパッ
ド）１２１が形成される。また、前記内部回路１０４の
他側（図２中の下辺）に配置される電源供給用パッド１
３２およびグランド接続用パッド１３４は、所定の離間
距離を有して互いに離間され、当該電源供給用パッド１
３２および当該グランド接続用パッド１３４の間に、複
数個の出力パッド（第２のパッド）１２２が形成され
る。これらの出力パッド１２１，１２２は、チップ１０
０のメモリセルアレイへの初回アクセス時には先頭アド
レスが入力され、アドレス入力とデータ出力が兼用され
た兼用パッド（以下、Ｉ／Ｏパッドと称す）として用い
られる。ここで、該各Ｉ／Ｏパッド１２１，１２２は、
図３および図４の如く、一個のＰチャネルＭＯＳ（Ｑ
ｐ）と一個のＮチャネルＭＯＳ（Ｑｎ）とのソース・ド
レインの接続点に夫々接続されている。そして、前記パ
ッド用電源配線１１５，１１６は各ＰチャネルＭＯＳ
（Ｑｐ）に、前記パッド用グランド配線１１７，１１８
は各ＮチャネルＭＯＳ（Ｑｎ）に夫々接続されている。
該Ｉ／Ｏパッド１２１，１２２は、図５の如く、夫々対
応する前記リードフレーム１２３にボンディングワイヤ
１２４にてワイヤボンドされ、対応する外部接続用ピン
（Ｉ／Ｏピン）１Ｐ〜４Ｐ，１１Ｐ〜１４Ｐ，１５Ｐ〜
１８Ｐ，２５Ｐ〜２８Ｐに電気的に接続される。
【００３４】そして、前記内部回路１０４の一側（図２
中の上辺）に形成された前記各電源供給用パッド１３１
と、他側（図２中の下辺）に形成された前記各グランド
接続用（Ｖｓｓ）パッド１３４とは、前記内部回路１０
４を隔てて互いに対向配置される。また、前記内部回路
１０４の前記他側（図２中の下辺）に形成された前記各
電源供給用パッド１３２と、前記一側（図２中の上辺）
に形成された前記各グランド接続用（Ｖｓｓ）パッド１
３３とは、前記内部回路１０４を隔てて互いに対向配置
される。これにより、内部回路１０４の中央部を中心に
して、前記第１のパッド部１０５および前記第２のパッ
ド部１０６の配置・形状を回転対称にすることができ
る。
【００３５】なお、図２中の１３５は、前記チップイネ
ーブルピン（バーＣＥ）２０Ｐ、リードピン（バーＲ
Ｄ）２３Ｐ、ＡＬＥＬ用ピン６ＰおよびＡＬＥＨ用ピン
９ＰからのバーＣＥ信号、バーＲＤ信号、ＡＬＥＬ信号
およびＡＬＥＨ信号を内部回路１０４に入力するための
入力パッド（第１のパッド）である。該入力パッド１３
５は、前記Ｉ／Ｏパッド１２１，１２２から前記電源供
給用パッド１３１，１３２および前記グランド接続用
（Ｖｓｓ）パッド１３３，１３４を隔てた両端部（左右
両端部）に配置されている。
【００３６】＜使用方法＞上記構成の半導体装置の使用
時には、外部の電源を電源ピン（Ｖｃｃ）５Ｐ，１９Ｐ
に接続し、リードフレーム１２３、ボンディングワイヤ
１２４、電源供給用パッド１３１，１３２、および各パ
ッド用電源配線１１５，１１６を通じて内部回路１０４
のＸデコーダ１０２およびＹデコーダ１０３へ電源を供
給するとともに、各Ｉ／Ｏパッド１２１，１２２のＰチ
ャネルＭＯＳ（Ｑｐ）等に電源を供給する。そして、初
回時に、Ｉ／Ｏピン１Ｐ〜４Ｐ，１１Ｐ〜１４Ｐ，１５
Ｐ〜１８Ｐ，２５Ｐ〜２８Ｐを通じてアドレス指定を行
って所望のメモリセルにアクセスし、以後、Ｉ／Ｏピン
１Ｐ〜４Ｐ，１１Ｐ〜１４Ｐ，１５Ｐ〜１８Ｐ，２５Ｐ
〜２８Ｐを通じてアクセスしたメモリセルのデータを出
力する。なお、その後のアドレス指定は、チップ１００
の内部においてアドレスのインクリメントを行い、自動
発生的にアドレスシフトを行う。また、内部回路１０４
のＮチャネルＭＯＳ（Ｑｎ）および各グランド接続用パ
ッド１３３，１３４等で使用した電流は、パッド用グラ
ンド配線１１７，１１８、グランド接続用（Ｖｓｓ）パ
ッド１３３，１３４、ボンディングワイヤ１２４および
リードフレーム１２３を通じてグランドピン（Ｖｓｓ）
１０Ｐ，２４Ｐから外部へ流す。
【００３７】この際、パッド用電源配線１１５，１１６
およびパッド用グランド配線１１７，１１８を内部回路
１０４の対向する二辺から各リードフレームに対してワ
イヤボンドする必要があるが、内部回路１０４の電源供
給端子１１１，１１２およびグランド接続端子１１３，
１１４を内部回路１０４の対向する二辺（上下辺）に配
置しているので、従来例のようにパッド用電源配線１１
５，１１６およびパッド用グランド配線１１７，１１８
を二辺の間を通すように配線する必要がなくなる。すな
わち、内部回路の全周囲にパッド用電源配線１１５，１
１６およびパッド用グランド配線１１７，１１８を張り
巡らさなくても、内部回路の互いに対向する二辺から外
部接続用ピンに結線することができる。したがって、そ
の分だけチップサイズを低減できる。特に、パッド用電
源配線１１５，１１６およびパッド用グランド配線の配
線抵抗（インピーダンス）を低く保つため、これらの幅
を広くする場合、後述する第２の実施例（図６参照）の
ように、チップ１００の側辺にかなりのスペースを必要
とするが、図５に示した本実施例の場合、内部回路１０
４の左右辺とチップ１００の左右側辺との間でパッド用
電源配線１１５，１１６およびパッド用グランド配線１
１７，１１８を省略でき、かなりのスペースを削減でき
る。
【００３８】また、一の電源ピン（Ｖｃｃ）５Ｐをパッ
ケージ１０１のいずれか一側辺に配置し、他の一の電源
ピン（Ｖｃｃ）１９Ｐをパッケージ１０１の逆側辺に配
置し、一のグランドピン（Ｖｓｓ）１０Ｐをパッケージ
１０１のいずれか一側辺に配置し、他の一のグランドピ
ン（Ｖｓｓ）２４Ｐをパッケージ１０１の逆側辺に配置
しているので、パッケージ１０１の両側辺から電源ピン
ＶｃｃおよびグランドピンＶｓｓのいずれをも引き出す
ことができ、回路の引き出しを自由に行うことができ、
配線設計の自由度が広がる。
【００３９】ここで、Ｉ／Ｏパッド１２１，１２２を図
３および図４のように接続する場合、ＰチャネルＭＯＳ
（Ｑｐ）およびＮチャネルＭＯＳ（Ｑｎ）のスイッチン
グ時に電流の変化が大きくなり、故にかかるＰチャネル
ＭＯＳ（Ｑｐ）およびＮチャネルＭＯＳ（Ｑｎ）がノイ
ズの発生源となる。かかるノイズが、入力パッド１３５
に混入されると、半導体記憶装置が誤動作を起こすおそ
れがある。しかしながら、本実施例では、入力パッド１
３５をＩ／Ｏパッド１２１，１２２から電源供給用パッ
ド１３１，１３２およびグランド接続用（Ｖｓｓ）パッ
ド１３３，１３４を隔てて配置しているので、Ｉ／Ｏパ
ッド１２１，１２２でノイズが発生しても、入力パッド
１３５を、電源供給用パッド１３１，１３２またはグラ
ンド接続用（Ｖｓｓ）パッド１３３，１３４で前記ノイ
ズから分離でき、ノイズによる悪影響、ひいては半導体
記憶装置の誤動作を防止できる。
【００４０】さらにまた、内部回路１０４の中心に対し
て電源供給端子１１１，１１２およびグランド接続端子
１１３，１１４の配置を回転対称に配置し、しかも互い
に対応する電源供給端子１１１，１１２とグランド接続
端子１１３，１１４とを対向させているので、例えばセ
ンス回路等の周辺回路に対して電源を供給する場合に、
該周辺回路をどのように配置しても、いずれかの端子か
ら電源またはグランド接続を施せばよく、回路設計の自
由度が大幅に向上する。その分、両者の間の配線等の長
さを短くできる等、面積効率の縮小を図り得る。
【００４１】そして、余剰ピン（ＮＣ）７Ｐ，８Ｐ，２
１Ｐ，２２Ｐを、パッケージ１０１の一側辺１２６およ
び逆側辺１２７のうち電源ピンＶｃｃとグランドピンＶ
ｓｓの間の位置に配置しているので、かかる位置に対応
する位置にチップ１００を配置すれば、チップ１００と
余剰ピン（ＮＣ）７Ｐ，８Ｐ，２１Ｐ，２２Ｐとを配線
する必要がないため、従来例のようにボンディングワイ
ヤのショート防止のためにチップ１００の隅部に複数列
のパッドを形成する必要がなくなる。そうすると、欠け
のない四角形のアレイおよびその周辺回路（Ｘデコーダ
１０２、Ｙデコーダ１０３）をチップ１００の端部まで
構成することができ、従来例よりも面積効率を向上させ
ることができる。
【００４２】［第２の実施例］ ＜構成＞図６は本発明の第２の実施例の半導体装置を示
す図である。本実施例の半導体装置は、内部回路１０４
の大きさに比べて、パッドの数が多い場合に、パッドを
内部回路１０４の四方に配置したものである。なお、そ
の他の構成は、第１の実施例と同様であり、特に、Ｉ／
Ｏパッド１２１，１２２と入力パッド１３５とを、電源
供給用パッド１３１，１３２を隔てて電気的に分離して
いる点は、第１の実施例と同様である。また、第１の実
施例と同一機能を有する部材・要素は、同一符号を付し
ている。本実施例では、第１の実施例に比べて、内部回
路１０４の左右にパッド用電源配線１１５，１１６およ
びパッド用グランド配線１１７，１１８が配置された分
だけチップサイズ低減が限定されるが、第１の実施例と
同様、Ｉ／Ｏパッド１２１，１２２にノイズが混入して
も、入力パッド１３５を電源供給用パッド１３１，１３
２またはグランド接続用（Ｖｓｓ）パッド１３３，１３
４で分離できる。したがって、入力パッド１３５につい
て、Ｉ／Ｏパッド１２１，１２２に混入したノイズの影
響を低減できる。
【００４３】［第３の実施例］ ＜構成＞図７は本発明の第３の実施例の半導体装置を示
す図である。本実施例の半導体装置は４メガ・コンベン
ショナル・マスクＲＯＭであって、第１の実施例等で説
明したＩ／Ｏ用のピン（アドレス入力およびデータ出力
兼用）はなく、所定の出力ピンＤ０〜Ｄ７からデータ出
力される。なお、図７中のＶｃｃは第１の実施例および
第２の実施例で説明したのと同様の電源ピン、Ｖｓｓは
同じくグランドピン、Ａ０〜Ａ１６はアドレス入力ピ
ン、ＮＣは余剰ピン、バーＣＥ、バーＲＤは制御信号入
力用ピンである。本実施例においても、第１の実施例お
よび第２の実施例と同様の内部構成を採用すれば、上記
各実施例と同様の効果を得ることができることは言うま
でもない。
【００４４】［第４の実施例］ ＜構成＞図８は本発明の第４の実施例の半導体装置を示
す図である。本実施例の半導体装置は、外部接続用ピン
１Ｐ〜２４Ｐの中に、外部に接続されない余剰ピン（Ｎ
Ｃ）を含んでいないタイプのものである。したがって、
全ての外部接続用ピン１Ｐ〜２４Ｐにワイヤボンドを施
す必要があるため、パッケージ１０１の両側端辺の中央
部と、内部回路１０４の側辺とを近接させようとする場
合、ＡＬＥＨ、ＡＬＥＬ、バーＣＥ、およびバーＲＤに
接続されるパッドは、図６に示した第２の実施例のよう
に二列配列となり、アレイの構成上、面積効率が劣化す
るが、この点以外は、全て第１の実施例と同様の効果を
得ることができる。
【００４５】［変形例］ （１）第１の実施例において、電源供給用パッド１３
１，１３２およびグランド接続用（Ｖｓｓ）パッド１３
３，１３４を、内部回路１０４の互いに対向する二辺
（図２中の上下両辺）において、一個ずつのみ配置して
いたが、複数個設けてもよい。
【００４６】（２）第１の実施例については、図１の構
成に代えて図９のような構成であってもよい。
【００４７】
【発明の効果】本発明請求項１および請求項６による
と、余剰ピンを、パッケージの一側辺および逆側辺のう
ち電源ピンとグランドピンの間の位置に配置しているの
で、かかる位置に対応する位置にチップを配置すれば、
チップと余剰ピンとを配線する必要がないため、従来例
のようにボンディングワイヤのショート防止のためにチ
ップの隅部に複数列のパッドを形成する必要がなくな
る。そうすると、欠けのない四角形のアレイ等をチップ
の端部まで構成することができ、従来例よりも面積効率
を向上させることができるという効果がある。
【００４８】
【００４９】本発明請求項２によると、内部回路の電源
供給端子およびグランド接続端子を内部回路の対向する
二辺に配置しているので、パッド用電源配線およびパッ
ド用グランド配線を二辺の間を通すように配線する必要
がなくなる。すなわち、内部回路の全周囲にパッド用電
源配線およびパッド用グランド配線を張り巡らさなくて
も、内部回路の互いに対向する二辺から外部接続用ピン
に結線することができる。したがって、その分だけチッ
プサイズを低減できるという効果がある。
【００５０】本発明請求項３によると、一の電源ピンを
パッケージのいずれか一側辺に配置し、他の一の電源ピ
ンをパッケージの逆側辺に配置し、一のグランドピンを
パッケージのいずれか一側辺に配置し、他の一のグラン
ドピンをパッケージの逆側辺に配置しているので、パッ
ケージの両側辺から電源ピンおよびグランドピンのいず
れをも引き出すことができ、請求項２の構成をとった場
合に、電源用パッドと電源ピンとの配線、およびグラン
ド用パッドとグランドピンとの配線を簡単に行うことが
でき、配線設計の自由度が広がるという効果がある。
【００５１】本発明請求項４によると、第１のパッドお
よび第２のパッドのうちの一方のパッドと他方のパッド
とを、電源用パッドまたはグランド接続用パッドを隔て
て配置しているので、一方のパッドにノイズが混入して
も、他方のパッドを電源用パッドまたはグランド接続用
パッドで分離できるという効果がある。
【００５２】本発明請求項５によると、二個以上の電源
供給端子を内部回路の対角線上の逆側に配し、二個以上
のグランド接続端子を内部回路の電源供給端子とは異な
る対角線上の逆側に配しているので、内部回路内の配線
およびチップより外部の配線のいずれの配線についても
設計の自由度が高まるという効果がある。
【００５３】
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置を示す平面
図である。
【図２】本発明の第１の実施例の半導体装置の内部回路
の周辺を示す配線レイアウト図である。
【図３】本発明の第１の実施例の半導体装置の一側の各
パッドの接続状態を示す回路図である。
【図４】本発明の第１の実施例の半導体装置の他側の各
パッドの接続状態を示す回路図である。
【図５】本発明の第１の実施例の半導体装置の内部回路
およびリードフレームを示す平面図である。
【図６】本発明の第２の実施例の半導体装置の内部回路
の周辺を示す配線レイアウト図である。
【図７】本発明の第３の実施例の半導体装置を示す平面
図である。
【図８】本発明の第４の実施例の半導体装置を示す平面
図である。
【図９】本発明の変形例の半導体装置の内部回路の周辺
を示す配線レイアウト図である。
【図１０】従来例の半導体装置を示す平面図である。
【図１１】従来例の半導体装置の内部回路の周辺を示す
配線レイアウト図である。
【図１２】従来例の半導体装置の内部回路およびリード
フレームを示す平面図である。
【符号の説明】
１Ｐ〜２８Ｐ 外部接続用ピン １００ チップ １０１ パッケージ １１１，１１２ 電源供給端子 １１３，１１４ グランド接続端子 １０４ 内部回路 １０５ 第１のパッド部 １０６ 第２のパッド部 １１５，１１６ パッド用電源配線 １１７，１１８ パッド用グランド配線 １２１，１２２ Ｉ／Ｏパッド １２３ リードフレーム １２４ ボンディングワイヤ １２６ 一側辺 １２７ 逆側辺 １３１，１３２ 電源供給用パッド １３３，１３４ グランド接続用パッド １３５ 入力パッド Ｖｃｃ 電源ピン Ｖｓｓ グランドピン
フロントページの続き (72)発明者 肥川 哲士 大阪府吹田市江坂町１丁目12番38号 江 坂ソリトンビル 株式会社メガチップス 内 (72)発明者 澤田 孝司 大阪府吹田市江坂町１丁目12番38号 江 坂ソリトンビル 株式会社メガチップス 内 (72)発明者 トム ダン−シン イウ アメリカ合衆国 カリフォルニア州 ミ ルピタス ロスポジトス ドライブ 793 (72)発明者 フ−ロン ニー アメリカ合衆国 カリフォルニア州 サ ンノゼ カードザコート 3425 (56)参考文献 特開 平６−181288（ＪＰ，Ａ) 特開 平６−77394（ＪＰ，Ａ) 特開 平５−21691（ＪＰ，Ａ) 特開 平４−37162（ＪＰ，Ａ) 特開 平４−186871（ＪＰ，Ａ) 特開 平１−258568（ＪＰ，Ａ) 特開 平２−144937（ＪＰ，Ａ) 特開 平２−71552（ＪＰ，Ａ) 特開 平７−221257（ＪＰ，Ａ) 特開 平５−335419（ＪＰ，Ａ) 特開 平６−163797（ＪＰ，Ａ) 特開 平５−48011（ＪＰ，Ａ) 特開 平５−267551（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822 H01L 23/50

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 チップおよびこれを収納するパッケージ
    を備え、 前記パッケージの互いに対向する二辺に複数個の外部接
    続用ピンを有せしめられ、 前記外部接続用ピンは、 前記チップへ電源を供給するよう前記パッケージの前記
    互いに対向する二辺の夫々に形成される電源ピンと、 前記チップをグランドに接続するよう前記パッケージの
    前記互いに対向する二辺の夫々に形成されるグランドピ
    ンと、 外部に接続されない余剰ピンとを含み、 該余剰ピンは、前記パッケージの前記互いに対向する二
    辺の夫々において、前記電源ピンと前記グランドピンの
    間に挟まれて配置される半導体装置。
  2. 【請求項２】 パッケージと、 該パッケージの内部に収納されるチップとを備え、 前記パッケージは、互いに対向する二辺に形成され電源
    ピンおよびグランドピンを含む複数個の外部接続用ピン
    を有せしめられ、 前記チップは、 互いに対向する二辺に電源供給端子およびグランド接続
    端子を夫々少なくとも一個ずつ有する内部回路と、 該内部回路と前記電源ピンとを結線するための第１のパ
    ッド部と、 前記内部回路と前記グランドピンとを結線するための第
    ２のパッド部とを備え、 前記第１のパッド部は、 前記内部回路の各電源供給端子と前記電源ピンとの間に
    配線されるよう前記チップの互いに対向する二辺に少な
    くとも一個ずつ形成される電源用パッドと、 前記内部回路の互いに対向する二辺の近傍に平行に配さ
    れ前記各電源用パッドに接続されるパッド用電源配線と
    を備え、 前記第２のパッド部は、 前記内部回路の各グランド接続端子と前記グランドピン
    との間に配線されるよう前記チップの互いに対向する二
    辺に少なくとも一個ずつ形成されるグランド接続用パッ
    ドと、 前記内部回路の互いに対向する二辺の近傍に平行に配さ
    れ前記各グランド接続用パッドに接続されるパッド用グ
    ランド配線とを備える半導体装置。
  3. 【請求項３】 前記外部接続用ピンのうち、一の電源ピ
    ンは前記パッケージのいずれか一側辺に配置され、かつ
    他の一の電源ピンは前記パッケージの逆側辺に配置さ
    れ、 前記外部接続用ピンのうち、一のグランドピンは前記パ
    ッケージのいずれか一側辺に配置され、かつ他の一のグ
    ランドピンは前記パッケージの逆側辺に配置される、請
    求項２記載の半導体装置。
  4. 【請求項４】 前記チップの少なくとも一側に、 所定の信号を前記チップへ入力するためのみに用いられ
    る第１のパッドと、 少なくとも前記チップからの信号を出力するために用い
    られる第２のパッドとが形成され、 前記チップの前記第２のパッドおよび前記第１のパッド
    が形成された前記少なくとも一側に配置される電源用パ
    ッドおよびグランド接続用パッドは、所定の離間距離を
    有して互いに離間され、 前記電源用パッドおよび前記グランド接続用パッドの間
    に前記第２のパッドおよび前記第１のパッドのうちの一
    方のパッドが配置され、 前記第２のパッドおよび前記第１のパッドのうちの他方
    のパッドは、前記一方のパッドから前記電源用パッドま
    たは前記グランド接続用パッドを隔てた端部に配置され
    る、請求項２または請求項３記載の半導体装置。
  5. 【請求項５】 前記内部回路の一辺に形成された一の前
    記電源供給端子と逆側の他辺に形成された一の前記グラ
    ンド接続端子とは互いに対向配置され、 前記内部回路の前記他辺に形成された他の前記電源供給
    端子と前記一辺に形成された他の前記グランド接続端子
    とは互いに対向配置される、請求項３記載の半導体装
    置。
  6. 【請求項６】 外部接続用ピンは外部に接続されない余
    剰ピンを含み、 該余剰ピンは、前記一側辺および前記逆側辺の夫々にお
    いて、前記電源ピンと前記グランドピンの間に挟まれて
    配置される、請求項２または請求項３記載の半導体装
    置。
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