JP2919265B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2919265B2 JP2919265B2 JP6090367A JP9036794A JP2919265B2 JP 2919265 B2 JP2919265 B2 JP 2919265B2 JP 6090367 A JP6090367 A JP 6090367A JP 9036794 A JP9036794 A JP 9036794A JP 2919265 B2 JP2919265 B2 JP 2919265B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、特に樹脂封止形ＬＳＩ
パッケージを用いたＬＯＣ（Lead On Chip）構造を有す
る半導体装置に関する。
パッケージを用いたＬＯＣ（Lead On Chip）構造を有す
る半導体装置に関する。
【０００２】
【従来の技術】電源電圧供給用および基準電圧供給用の
バスバーリードを備えたＬＯＣ構造を有する半導体装置
については、特開昭６１−２４１９５９号公報、特開平
４−１１４４３８号公報および特開平４−２８７３５６
号公報等に詳しく説明されている。上記特開昭６１−２
４１９５９号公報、特開平４−１１４４３８号公報およ
び特開平４−２８７３５６号公報等に開示された半導体
装置では、半導体チップに形成される電気回路に電源電
圧を供給するバスバーリードと基準電圧を供給するバス
バーリードとがそれぞれ設けられ、これら各々のバスバ
ーリードによって電源電圧と基準電圧とが電気回路にそ
れぞれ供給される構造になっている。
バスバーリードを備えたＬＯＣ構造を有する半導体装置
については、特開昭６１−２４１９５９号公報、特開平
４−１１４４３８号公報および特開平４−２８７３５６
号公報等に詳しく説明されている。上記特開昭６１−２
４１９５９号公報、特開平４−１１４４３８号公報およ
び特開平４−２８７３５６号公報等に開示された半導体
装置では、半導体チップに形成される電気回路に電源電
圧を供給するバスバーリードと基準電圧を供給するバス
バーリードとがそれぞれ設けられ、これら各々のバスバ
ーリードによって電源電圧と基準電圧とが電気回路にそ
れぞれ供給される構造になっている。
【０００３】
【発明が解決しようとする課題】ところで、近年、ＤＲ
ＡＭ（Dynamic Random Access Memory）は、記憶するデ
ータのビット数が８ビットから１６ビットへ、更には３
２ビットへと増えており、これに従って、メモリ回路か
ら読みだされたデータをＤＲＡＭの外部へ出力する出力
バッファの数が８個から１６個へ、更には３２個へと増
大している。そして、これら多数の出力バッファが同時
に動作した場合、メモリ回路に電源電圧あるいは基準電
圧を供給するバスバーリードに出力バッファの数に比例
した大きな電流が流れるため、電源電圧および基準電圧
に電圧変動が生じ、この出力バッファの電圧変動が入力
回路の誤動作を引き起こすという問題がある。
ＡＭ（Dynamic Random Access Memory）は、記憶するデ
ータのビット数が８ビットから１６ビットへ、更には３
２ビットへと増えており、これに従って、メモリ回路か
ら読みだされたデータをＤＲＡＭの外部へ出力する出力
バッファの数が８個から１６個へ、更には３２個へと増
大している。そして、これら多数の出力バッファが同時
に動作した場合、メモリ回路に電源電圧あるいは基準電
圧を供給するバスバーリードに出力バッファの数に比例
した大きな電流が流れるため、電源電圧および基準電圧
に電圧変動が生じ、この出力バッファの電圧変動が入力
回路の誤動作を引き起こすという問題がある。
【０００４】本発明は上述する問題点に鑑みてなされた
もので、バスバーリードを入力回路用と出力回路用とに
それぞれ設け、出力回路の動作による電源電圧あるいは
基準電圧の変動が、入力回路の誤動作を引き起こさない
半導体装置の提供を目的とする。
もので、バスバーリードを入力回路用と出力回路用とに
それぞれ設け、出力回路の動作による電源電圧あるいは
基準電圧の変動が、入力回路の誤動作を引き起こさない
半導体装置の提供を目的とする。
【０００５】
【課題を解決するための手段】請求項１記載の半導体装
置は、上記問題を解決するために、外部からの信号を受
け入れる入力回路と外部へ信号を出力する出力回路が少
なくとも形成された半導体チップ上に、インナーリード
とバスバーリードを配置し、前記インナーリードとバス
バーリードとをボンディングワイヤにより、半導体チッ
プ上のボンディングパッドに結線したリード・オン・チ
ップ構造を有する半導体装置であって、電源電圧供給用
のバスバーリードと基準電圧供給用のバスバーリードの
うち、少なくとも一方が前記出力回路に接続されたもの
と前記入力回路に接続されたものとに分離されており、
この分離された各バスバーリードは、互いに平行かつボ
ンディングパッドの配列方向と平行に延びる部分を有す
ることを特徴とする。
置は、上記問題を解決するために、外部からの信号を受
け入れる入力回路と外部へ信号を出力する出力回路が少
なくとも形成された半導体チップ上に、インナーリード
とバスバーリードを配置し、前記インナーリードとバス
バーリードとをボンディングワイヤにより、半導体チッ
プ上のボンディングパッドに結線したリード・オン・チ
ップ構造を有する半導体装置であって、電源電圧供給用
のバスバーリードと基準電圧供給用のバスバーリードの
うち、少なくとも一方が前記出力回路に接続されたもの
と前記入力回路に接続されたものとに分離されており、
この分離された各バスバーリードは、互いに平行かつボ
ンディングパッドの配列方向と平行に延びる部分を有す
ることを特徴とする。
【０００６】請求項２記載の半導体装置は、分離されて
いるバスバーは、電気的に分離されていることを特徴と
する。
いるバスバーは、電気的に分離されていることを特徴と
する。
【０００７】
【作用】請求項１および請求項２記載の半導体装置によ
れば、入力回路と出力回路との電源電圧インピーダンス
あるいは基準電圧インピーダンスに占める共通インピー
ダンスがそれぞれ低減される。これにより、出力回路の
動作によって入力回路が誤動作することが防止できる。
れば、入力回路と出力回路との電源電圧インピーダンス
あるいは基準電圧インピーダンスに占める共通インピー
ダンスがそれぞれ低減される。これにより、出力回路の
動作によって入力回路が誤動作することが防止できる。
【０００８】
【実施例】図１から図５を参照して、記憶するデータの
ビット数が８ビットのＤＲＡＭを例に取り、本発明によ
る半導体装置について説明する。
ビット数が８ビットのＤＲＡＭを例に取り、本発明によ
る半導体装置について説明する。
【０００９】〔実施例１〕図１は本実施例による半導体
装置１の平面図、また図２は半導体装置１のＸ−Ｘ’面
の断面図である。図において、２は半導体チップであ
る。半導体チップ２は、シリコン等の単結晶からなる平
板な長方形状のチップであり、内部に微細なメモリ回路
が形成されている。また、このメモリ回路は、記憶する
データを入力する回路と記憶されたデータを読み出して
出力する出力バッファ回路、およびこれらの入力回路と
出力バッファ回路の動作を制御する制御回路等によって
構成されている。
装置１の平面図、また図２は半導体装置１のＸ−Ｘ’面
の断面図である。図において、２は半導体チップであ
る。半導体チップ２は、シリコン等の単結晶からなる平
板な長方形状のチップであり、内部に微細なメモリ回路
が形成されている。また、このメモリ回路は、記憶する
データを入力する回路と記憶されたデータを読み出して
出力する出力バッファ回路、およびこれらの入力回路と
出力バッファ回路の動作を制御する制御回路等によって
構成されている。
【００１０】３はボンディングパッドである。ボンディ
ングパッド３は、半導体チップ２の主面中央部に、長辺
に平行して一列に多数形成されている。ボンディングパ
ッド３は、半導体チップ２に形成されたメモリ回路を半
導体装置１の外部回路と接続する接続端子であり、メモ
リ回路を構成する上記出力バッファ回路や入力回路等の
各回路は、ボンディングパッド３を通して電源電圧およ
び基準電圧を供給されている。
ングパッド３は、半導体チップ２の主面中央部に、長辺
に平行して一列に多数形成されている。ボンディングパ
ッド３は、半導体チップ２に形成されたメモリ回路を半
導体装置１の外部回路と接続する接続端子であり、メモ
リ回路を構成する上記出力バッファ回路や入力回路等の
各回路は、ボンディングパッド３を通して電源電圧およ
び基準電圧を供給されている。
【００１１】また、１０は絶縁テープである。半導体チ
ップ２の主面上には、例えば２枚の絶縁テープ１０が、
一列に形成されたボンディングパッド３を挟んでそれぞ
れ接着されている。４はＬＳＩリードである。ＬＳＩリ
ード４は、半導体チップ２の長辺に沿って２列に多数配
置されており、半導体チップ２に形成されたメモリ回路
を半導体装置１の外部回路と接続する。また、各々のＬ
ＳＩリード４は、ＬＳＩパッケージ１２によって封止さ
れるインナーリード４ａと、外部に露出するアウターリ
ード４ｂとに分けられ、インナーリード４ａの先端部
は、絶縁テープ１０を挟んで半導体チップ２の主面上
に、それぞれ載置されている。
ップ２の主面上には、例えば２枚の絶縁テープ１０が、
一列に形成されたボンディングパッド３を挟んでそれぞ
れ接着されている。４はＬＳＩリードである。ＬＳＩリ
ード４は、半導体チップ２の長辺に沿って２列に多数配
置されており、半導体チップ２に形成されたメモリ回路
を半導体装置１の外部回路と接続する。また、各々のＬ
ＳＩリード４は、ＬＳＩパッケージ１２によって封止さ
れるインナーリード４ａと、外部に露出するアウターリ
ード４ｂとに分けられ、インナーリード４ａの先端部
は、絶縁テープ１０を挟んで半導体チップ２の主面上
に、それぞれ載置されている。
【００１２】また、各々のＬＳＩリード４は、その機能
から以下のように分類される。５ａ〜５ｈは記憶するデ
ータを入力し、また記憶されたデータを読み出して出力
するデータ入出力用リードである。６ａ〜６ｄは半導体
装置１の動作を制御する制御用リードである。７ａ〜７
ｌは記憶するデータのアドレス、あるいは記憶されたデ
ータを読み出すアドレスを指定するアドレス用リードで
ある。８ａ、８ｂは電源電圧を半導体装置１に供給する
電源電圧供給用リードである。９ａ、９ｂは基準電圧を
半導体装置１に供給する基準電圧供給用リードである。
から以下のように分類される。５ａ〜５ｈは記憶するデ
ータを入力し、また記憶されたデータを読み出して出力
するデータ入出力用リードである。６ａ〜６ｄは半導体
装置１の動作を制御する制御用リードである。７ａ〜７
ｌは記憶するデータのアドレス、あるいは記憶されたデ
ータを読み出すアドレスを指定するアドレス用リードで
ある。８ａ、８ｂは電源電圧を半導体装置１に供給する
電源電圧供給用リードである。９ａ、９ｂは基準電圧を
半導体装置１に供給する基準電圧供給用リードである。
【００１３】また、１３ａ、１３ｂは電源電圧供給用バ
スバーリード、また１３ｃ、１３ｄは基準電圧供給用バ
スバーリードである。電源電圧供給用バスバーリード１
３ａ、１３ｂは、電源電圧供給用リード８ａ、８ｂのイ
ンナーリード４ａ、４ａをボンディングパッド３に沿っ
て引き伸ばした形状であり、ボンディングパッド３とイ
ンナーリード４ａの先端部との間にそれぞれ配置されて
いる。また、基準電圧供給用バスバーリード１３ｃ、１
３ｄは、基準電圧供給用リード９ａ、９ｂのインナーリ
ード４ａ、４ａを半導体チップ２に主面上のボンディン
グパッド３に沿って引き伸ばした形状であり、ボンディ
ングパッド３とインナーリード４ａの先端部との間にそ
れぞれ配置されている。また、電源電圧供給用バスバー
リード１３ａと基準電圧供給用バスバーリード１３ｃと
は、半導体チップ２に形成されたメモリ回路のうち出力
バッファ回路に接続され、電源電圧供給用バスバーリー
ド１３ｂと基準電圧供給用バスバーリード１３ｄとは、
上記メモリ回路の入力回路に接続されている。また、各
々のバスバーリード１３ａ〜１３ｃには、ボンディング
ワイヤ１１を接続する突出部が多数形成されている。
スバーリード、また１３ｃ、１３ｄは基準電圧供給用バ
スバーリードである。電源電圧供給用バスバーリード１
３ａ、１３ｂは、電源電圧供給用リード８ａ、８ｂのイ
ンナーリード４ａ、４ａをボンディングパッド３に沿っ
て引き伸ばした形状であり、ボンディングパッド３とイ
ンナーリード４ａの先端部との間にそれぞれ配置されて
いる。また、基準電圧供給用バスバーリード１３ｃ、１
３ｄは、基準電圧供給用リード９ａ、９ｂのインナーリ
ード４ａ、４ａを半導体チップ２に主面上のボンディン
グパッド３に沿って引き伸ばした形状であり、ボンディ
ングパッド３とインナーリード４ａの先端部との間にそ
れぞれ配置されている。また、電源電圧供給用バスバー
リード１３ａと基準電圧供給用バスバーリード１３ｃと
は、半導体チップ２に形成されたメモリ回路のうち出力
バッファ回路に接続され、電源電圧供給用バスバーリー
ド１３ｂと基準電圧供給用バスバーリード１３ｄとは、
上記メモリ回路の入力回路に接続されている。また、各
々のバスバーリード１３ａ〜１３ｃには、ボンディング
ワイヤ１１を接続する突出部が多数形成されている。
【００１４】ボンディングワイヤ１１は、バスバーリー
ド１３ａ〜１３ｃとボンディングパッド３、および各イ
ンナーリード４ａとボンディングパッド３とを電気的に
接続する貴金属製のワイヤである。１２はＬＳＩパッケ
ージである。ＬＳＩパッケージ１２は、エポキシ系樹脂
からなり、半導体装置１が置かれる周囲環境に対して、
半導体装置１を構成する上記各部材を樹脂内に封止して
いる。
ド１３ａ〜１３ｃとボンディングパッド３、および各イ
ンナーリード４ａとボンディングパッド３とを電気的に
接続する貴金属製のワイヤである。１２はＬＳＩパッケ
ージである。ＬＳＩパッケージ１２は、エポキシ系樹脂
からなり、半導体装置１が置かれる周囲環境に対して、
半導体装置１を構成する上記各部材を樹脂内に封止して
いる。
【００１５】このような構成において、制御用リード６
ａ〜６ｄに半導体チップ２に形成されたメモリ回路に記
憶されているデータを読み出す指示信号が加えられ、ア
ドレス用リード７ａ〜７ｌにアドレスを指定する信号が
加えられると、各々のデータ入出力用リード５ａ〜５ｈ
には、８ビットデータの各ビットに相当するデータがそ
れぞれ同時に読み出される。このとき、半導体チップ２
に形成された前記出力バッファ回路が同時に動作し、電
源電圧供給用バスバーリード１３ａと基準電圧供給用バ
スバーリード１３ｃには過渡的に大きな電流が流れる。
そして、この電流によって電源電圧あるいは基準電圧が
変動する。
ａ〜６ｄに半導体チップ２に形成されたメモリ回路に記
憶されているデータを読み出す指示信号が加えられ、ア
ドレス用リード７ａ〜７ｌにアドレスを指定する信号が
加えられると、各々のデータ入出力用リード５ａ〜５ｈ
には、８ビットデータの各ビットに相当するデータがそ
れぞれ同時に読み出される。このとき、半導体チップ２
に形成された前記出力バッファ回路が同時に動作し、電
源電圧供給用バスバーリード１３ａと基準電圧供給用バ
スバーリード１３ｃには過渡的に大きな電流が流れる。
そして、この電流によって電源電圧あるいは基準電圧が
変動する。
【００１６】しかし、本実施例による半導体装置によれ
ば、電源電圧あるいは基準電圧を供給するバスバーリー
ドは、出力バッファ回路用と入力回路用とに分離されて
おり、出力バッファ回路は、出力バッファ回路用の電源
電圧供給用バスバーリードと基準電圧供給用バスバーリ
ードとに接続され、入力回路は、入力回路用の電源電圧
供給用バスバーリードと基準電圧供給用バスバーリード
とに接続されている。したがって、出力バッファ回路の
電源電圧および基準電圧が変動しても、入力回路にその
の電圧変動が伝搬せず、入力回路の誤動作が防止でき
る。
ば、電源電圧あるいは基準電圧を供給するバスバーリー
ドは、出力バッファ回路用と入力回路用とに分離されて
おり、出力バッファ回路は、出力バッファ回路用の電源
電圧供給用バスバーリードと基準電圧供給用バスバーリ
ードとに接続され、入力回路は、入力回路用の電源電圧
供給用バスバーリードと基準電圧供給用バスバーリード
とに接続されている。したがって、出力バッファ回路の
電源電圧および基準電圧が変動しても、入力回路にその
の電圧変動が伝搬せず、入力回路の誤動作が防止でき
る。
【００１７】
【００１８】
【００１９】
【００２０】
【発明の効果】請求項１および請求項２記載の半導体装
置によれば、出力回路および入力回路の電源電圧インピ
ーダンスあるいは基準電圧インピーダンスに占める共通
インピーダンスがそれぞれ低減されるため、出力回路が
動作することによって生じる入力回路の誤動作が防止で
きる。
置によれば、出力回路および入力回路の電源電圧インピ
ーダンスあるいは基準電圧インピーダンスに占める共通
インピーダンスがそれぞれ低減されるため、出力回路が
動作することによって生じる入力回路の誤動作が防止で
きる。
【図１】 本発明による実施例１の半導体装置の平面図
である。
である。
【図２】 図１に示す本発明による半導体装置における
Ｘ−Ｘ’面の断面図である。
Ｘ−Ｘ’面の断面図である。
１ 半導体装置 ２ 半導体チップ ３ ボンディングパッド ４ａ インナーリード １１ ボンディングワイヤ １３ａ〜１３ｄ バスバーリード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−21320（ＪＰ，Ａ) 特開 平５−218281（ＪＰ，Ａ) 特開 平６−69407（ＪＰ，Ａ) 特開 平５−251495（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50 H01L 21/60 H01L 27/04
Claims (1)
- 【請求項１】 外部からの信号を受け入れる入力回路と
外部へ信号を出力する出力回路が少なくとも形成された
半導体チップ上に、インナーリードとバスバーリードを
配置し、前記インナーリードとバスバーリードとをボン
ディングワイヤにより、半導体チップ上のボンディング
パッドに結線したリード・オン・チップ構造を有する半
導体装置であって、 電源電圧供給用のバスバーリードと基準電圧供給用のバ
スバーリードのうち、少なくとも一方が前記出力回路に
接続されたものと前記入力回路に接続されたものとに分
離されており、この分離された各バスバーリードは、互
いに平行かつボンディングパッドの配列方向と平行に延
びる部分を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090367A JP2919265B2 (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6090367A JP2919265B2 (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297352A JPH07297352A (ja) | 1995-11-10 |
| JP2919265B2 true JP2919265B2 (ja) | 1999-07-12 |
Family
ID=13996586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6090367A Expired - Fee Related JP2919265B2 (ja) | 1994-04-27 | 1994-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919265B2 (ja) |
-
1994
- 1994-04-27 JP JP6090367A patent/JP2919265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297352A (ja) | 1995-11-10 |
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Legal Events
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