JPS6240752A - 半導体装置 - Google Patents
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- JPS6240752A JPS6240752A JP60179284A JP17928485A JPS6240752A JP S6240752 A JPS6240752 A JP S6240752A JP 60179284 A JP60179284 A JP 60179284A JP 17928485 A JP17928485 A JP 17928485A JP S6240752 A JPS6240752 A JP S6240752A
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明の半導体装置は、規則的繰返しパターンからなる
回路ブロック （例えばセルアレイ領域）が２分割され
、該２分割された回路ブロックの間に不規則パターンを
有する周辺回路（例えばセルをアクセスするためのクロ
ック発生回路）が配置され、該２分割された回路ブロッ
クの外側と該周辺回路の隣接部とにそれぞれ端子（例え
ばポンディングパッド）が設けられた半導体素子（チッ
プ）を搭載したステージと、該半導体素子の各端子に接
続される複数のリードとをそなえ、 該ステージは該複数のリードと重なり合うように配置さ
れて、該ステージと該複数のリードとが絶縁物により一
体化されており、該周辺回路の隣接部（すなわち該半導
体素子の中央部）に設けられた端子が該半導体素子の電
源端子（電源バッド）とされている。
回路ブロック （例えばセルアレイ領域）が２分割され
、該２分割された回路ブロックの間に不規則パターンを
有する周辺回路（例えばセルをアクセスするためのクロ
ック発生回路）が配置され、該２分割された回路ブロッ
クの外側と該周辺回路の隣接部とにそれぞれ端子（例え
ばポンディングパッド）が設けられた半導体素子（チッ
プ）を搭載したステージと、該半導体素子の各端子に接
続される複数のリードとをそなえ、 該ステージは該複数のリードと重なり合うように配置さ
れて、該ステージと該複数のリードとが絶縁物により一
体化されており、該周辺回路の隣接部（すなわち該半導
体素子の中央部）に設けられた端子が該半導体素子の電
源端子（電源バッド）とされている。
上記構成によれば該半導体素子の電源端子を該半導体素
子の中央部に配置することが可能になり、これによって
該半導体素子上において該電源端子から該周辺回路に接
続される電源配線を該セルアレイ領域に沿って配線する
必要性をなくしそれだけチップサイズ（チップの巾）を
減少させかつ安定した電源供給を行うことができる。
子の中央部に配置することが可能になり、これによって
該半導体素子上において該電源端子から該周辺回路に接
続される電源配線を該セルアレイ領域に沿って配線する
必要性をなくしそれだけチップサイズ（チップの巾）を
減少させかつ安定した電源供給を行うことができる。
本発明は半導体装置に関し、特に半導体素子を搭載した
ステージと、該半導体素子の各端子に接続される複数の
リードとをそなえ、該ステージが該複数のリードと重な
り合うように配置されて、該ステージと該複数のリード
とがプラスチック材などの絶縁物により一体化されてい
る半導体装置に関する。
ステージと、該半導体素子の各端子に接続される複数の
リードとをそなえ、該ステージが該複数のリードと重な
り合うように配置されて、該ステージと該複数のリード
とがプラスチック材などの絶縁物により一体化されてい
る半導体装置に関する。
集積回路が形成された半導体素子（チップ）をプラスチ
ック材のパフケージで封止した半導体装置は一般にプラ
スチックモールドＩＣと呼称されている。
ック材のパフケージで封止した半導体装置は一般にプラ
スチックモールドＩＣと呼称されている。
そしてこのプラスチックモールドＩＣは通常、半導体素
子（チップ）を搭載したステージと、該半導体素子の各
端子（パッド）に接続される複数のリードとをそなえて
おり、これらを該プラスチック材のパフケージで一体的
に封止（各リードの外方部すなわち外部リードを除き）
して構成される。
子（チップ）を搭載したステージと、該半導体素子の各
端子（パッド）に接続される複数のリードとをそなえて
おり、これらを該プラスチック材のパフケージで一体的
に封止（各リードの外方部すなわち外部リードを除き）
して構成される。
しかしながら通常のプラスチックモールドＩＣにおいて
は該ステージと該複数のリードとが一つの平面上に配置
されるため、該内部リードの長さｄ、（所定のプラスチ
ックモールドＩＣにおいて所定の引抜き強度を確保する
ために必要な長さ）および該内部リードと該ステージと
の間隔ｄ２などと該ステージの長さとがそのまま加算さ
れることになり、したがって該ステージの寸法（特に外
部リードが出る方向の寸法）が大きく制約されてしまい
、そのためにプラスチックモールドＩＣをできるだけ小
型化する一方、半導体素子をできるだけ大型化しようと
する最近の要求には対処することができなくなっている
。
は該ステージと該複数のリードとが一つの平面上に配置
されるため、該内部リードの長さｄ、（所定のプラスチ
ックモールドＩＣにおいて所定の引抜き強度を確保する
ために必要な長さ）および該内部リードと該ステージと
の間隔ｄ２などと該ステージの長さとがそのまま加算さ
れることになり、したがって該ステージの寸法（特に外
部リードが出る方向の寸法）が大きく制約されてしまい
、そのためにプラスチックモールドＩＣをできるだけ小
型化する一方、半導体素子をできるだけ大型化しようと
する最近の要求には対処することができなくなっている
。
そこで本出願人はかかる要求に対処するため先に、上記
半導体素子を搭載したステージを、該半導体素子の各端
子に接続される複数のリードと重なり合うように配置し
、これらを絶縁物により一体化した所謂複合型の半導体
装置を提案した。
半導体素子を搭載したステージを、該半導体素子の各端
子に接続される複数のリードと重なり合うように配置し
、これらを絶縁物により一体化した所謂複合型の半導体
装置を提案した。
（特開昭５９−６６１５７号公報参照）。
かかる半導体装置によれば、所定寸法のパッケージに封
入される半導体素子（チップ）を大型化することができ
、それだけ集積回路の高集積化を容易にするという大き
な利点がある。
入される半導体素子（チップ）を大型化することができ
、それだけ集積回路の高集積化を容易にするという大き
な利点がある。
ところでこの種の半導体装置に封入される半導体素子、
例えばＲＡＭのレイアウトとしては主にセルアレイ領域
、周辺回路領域およびポンディングパッド領域に分けら
れており、該セルアレイ領域には、ワード線もしくはビ
ット線毎に規則的な繰返しパターンとして設けられた回
路例えばセルアレイ、デコーダ、センスアンプ等が配置
され、他方周辺回路領域には、ワード線もしくはビット
線毎に設けられていない不規則的パターンの回路（例え
ばクロックジェネレータなどが配置される。
例えばＲＡＭのレイアウトとしては主にセルアレイ領域
、周辺回路領域およびポンディングパッド領域に分けら
れており、該セルアレイ領域には、ワード線もしくはビ
ット線毎に規則的な繰返しパターンとして設けられた回
路例えばセルアレイ、デコーダ、センスアンプ等が配置
され、他方周辺回路領域には、ワード線もしくはビット
線毎に設けられていない不規則的パターンの回路（例え
ばクロックジェネレータなどが配置される。
そして通常、第７図に示されるように、該半導体素子（
チップ）１上には、該セルアレイ領域工ｒの両側に周辺
回路領域１３１ ’ 、 １３２ ’が設けられており
、更にその外側に端子（ポンディングパッド） Ｐ＋
、 Ｐｔ 、 Ｐｖｃｃ、 、−−−−−−
、、ｐｖ３５．、−、−、、−＋ｐｆｉ が設けられて
いて、そのうちＰ ｖｃｃおよびＰｖｓｓが電源端子（
電源パッド）であることを示している。
チップ）１上には、該セルアレイ領域工ｒの両側に周辺
回路領域１３１ ’ 、 １３２ ’が設けられており
、更にその外側に端子（ポンディングパッド） Ｐ＋
、 Ｐｔ 、 Ｐｖｃｃ、 、−−−−−−
、、ｐｖ３５．、−、−、、−＋ｐｆｉ が設けられて
いて、そのうちＰ ｖｃｃおよびＰｖｓｓが電源端子（
電源パッド）であることを示している。
そして各周辺回路領域１３１ ’ 、 １３２ ’とも
該各パフドＰ、〜Ｐｎから電力ないし信号を受けなけれ
ばならないから、該周辺回路領域１３１′に対しては領
域Ｘ、Ｙを介して第７図中、右側の各パッドが接続され
、他方、周辺回路領域１３２′に対しても領域Ｘ、Ｙを
介して第７図中、左側の各パッドが接続されることにな
る。
該各パフドＰ、〜Ｐｎから電力ないし信号を受けなけれ
ばならないから、該周辺回路領域１３１′に対しては領
域Ｘ、Ｙを介して第７図中、右側の各パッドが接続され
、他方、周辺回路領域１３２′に対しても領域Ｘ、Ｙを
介して第７図中、左側の各パッドが接続されることにな
る。
なお、上記各パッドはパッケージ内の対応する各リード
と金属細線（ポンディングワイヤ）により接続されるが
、該パッケージ内の複数のリードのうち１対の電源リー
ドは、規格上績パッケージにおいてほぼその対角線上の
位置に配置されることから、これら電源リードと接続さ
れる上記電源パッドＰｖｃｃ ＋ Ｐｖｓｓも上記第
７図に示すように、該電源リードと近接するようにチッ
プの相対向する２つの短辺上の位置（例えばアンプ１の
左側路中央と右側路中央）に配置されることになる。
と金属細線（ポンディングワイヤ）により接続されるが
、該パッケージ内の複数のリードのうち１対の電源リー
ドは、規格上績パッケージにおいてほぼその対角線上の
位置に配置されることから、これら電源リードと接続さ
れる上記電源パッドＰｖｃｃ ＋ Ｐｖｓｓも上記第
７図に示すように、該電源リードと近接するようにチッ
プの相対向する２つの短辺上の位置（例えばアンプ１の
左側路中央と右側路中央）に配置されることになる。
このため各電源バッドＰｖｃｃ 、 Ｐｖｓｓと、こ
れら各電源パッドとそれぞれ反対側にある各周辺回路領
域とを接続する（すなわち電源バッドＰνｃｃと周辺回
路領域１３２’、および電源パッドＰ ｖｓｓと周辺回
路領域１３１ ’をそれぞれ接続する）ための２本の電
源配線も他の信号配線とともに該領域Ｘ又はＹを介して
該半導体素子の左端から右端（又は右端から左端）まで
配線する必要があり（酸２本の電源配線は、それぞれ例
えば約１００μの巾を必要とする）、それだけ該領域Ｘ
、Ｙの巾が増加して該セルアレイ領域の面積を大きく制
限することになる。
れら各電源パッドとそれぞれ反対側にある各周辺回路領
域とを接続する（すなわち電源バッドＰνｃｃと周辺回
路領域１３２’、および電源パッドＰ ｖｓｓと周辺回
路領域１３１ ’をそれぞれ接続する）ための２本の電
源配線も他の信号配線とともに該領域Ｘ又はＹを介して
該半導体素子の左端から右端（又は右端から左端）まで
配線する必要があり（酸２本の電源配線は、それぞれ例
えば約１００μの巾を必要とする）、それだけ該領域Ｘ
、Ｙの巾が増加して該セルアレイ領域の面積を大きく制
限することになる。
したがって上記複合型の半導体装置として構成した場合
にも、上記第７図に示される半導体素子を使用した場合
には、上述した点で、該半導体素子の大容量化を十分に
達成できないという問題点を生ずる。
にも、上記第７図に示される半導体素子を使用した場合
には、上述した点で、該半導体素子の大容量化を十分に
達成できないという問題点を生ずる。
一方、該複合型の半導体装置とは別に本出願人は先に、
第８図に示されるように、該半導体素子１上において、
上記した規則的繰返しパターンからなる回路ブロック（
例えばセルアレイ領域）を２分割し、該２分割された回
路ブロック１１゜１２の間に、上記した不規則的パター
ンを有する周辺回路領域１３を配置し、該２分割された
回路ブロックの外側にポンディングパッドＰ、、Ｐ２゜
Ｐｖｃｃ 、 −−−−−＝Ｐｖｓｓ 、−＝−Ｐｎを
設ける（場合によっては該周辺回路１３に隣接した部分
にも一部のバッドＰｉ、Ｐｊ などを設けるが、該電源
パッドＰｖｃｃ 、 Ｐｖｓｓは、上記第７図に示さ
れるものと同様に、それぞれその半導体素子１の反対側
において、対応する電源リードに近接した位置に配置さ
れる。）ことを提案した（特開昭６０−９１５２号公報
参照）、。
第８図に示されるように、該半導体素子１上において、
上記した規則的繰返しパターンからなる回路ブロック（
例えばセルアレイ領域）を２分割し、該２分割された回
路ブロック１１゜１２の間に、上記した不規則的パター
ンを有する周辺回路領域１３を配置し、該２分割された
回路ブロックの外側にポンディングパッドＰ、、Ｐ２゜
Ｐｖｃｃ 、 −−−−−＝Ｐｖｓｓ 、−＝−Ｐｎを
設ける（場合によっては該周辺回路１３に隣接した部分
にも一部のバッドＰｉ、Ｐｊ などを設けるが、該電源
パッドＰｖｃｃ 、 Ｐｖｓｓは、上記第７図に示さ
れるものと同様に、それぞれその半導体素子１の反対側
において、対応する電源リードに近接した位置に配置さ
れる。）ことを提案した（特開昭６０−９１５２号公報
参照）、。
この第８図に示される半導体素子によれば、第７図に示
されるものに比し、周辺回路領域１３と各バッドとの距
離がほぼ−となり、したがって該周辺回路１３と該電源
パッドＰｖｃｃ 、 Ｐｖｓｓとを接続する２本の電
源配線も、第７図の場合と同一例で長さ５ｍ、幅１００
μであるところを、第８図では長さを３鶴として５０μ
の巾ですむ）ことになり、しかもかかる電源配線を領域
ＸＩ’又はＹ、′、およびＸ２′又はＹ２′にそれぞれ
１本づつ配線すればよいことになる。
されるものに比し、周辺回路領域１３と各バッドとの距
離がほぼ−となり、したがって該周辺回路１３と該電源
パッドＰｖｃｃ 、 Ｐｖｓｓとを接続する２本の電
源配線も、第７図の場合と同一例で長さ５ｍ、幅１００
μであるところを、第８図では長さを３鶴として５０μ
の巾ですむ）ことになり、しかもかかる電源配線を領域
ＸＩ’又はＹ、′、およびＸ２′又はＹ２′にそれぞれ
１本づつ配線すればよいことになる。
このようにして該第８図に示される半導体素子によれば
、該第７図に示されるものに比し、該素子の大容量化を
はかることができるが、該半導体素子の各端部（図面に
おける右側と左側）に設けられた各電源パッドＰｖｃｃ
、 Ｐｖｓｓがら該領域Ｘｌ′又はＹｌ′およびＸ
ｔ′又はＹｔ′を経て中央部の周辺回路領域１３までに
電源配線をする必要性は依然として残されていることに
なる。特にかかる電源配線は、ノイズおよび所定の電流
密度に対する信頼性を確保し、更に抵抗による電圧ドロ
ップを防ぐために所定の巾を必要とする（上記例では３
μ）ため、それだけチップサイズ（特にチップの巾）が
増大する（又は素子の大容量化を妨げる）ことは否定で
きず、場合によってはパンケージを一段と大型化せざる
をえないという問題点が残されていた。
、該第７図に示されるものに比し、該素子の大容量化を
はかることができるが、該半導体素子の各端部（図面に
おける右側と左側）に設けられた各電源パッドＰｖｃｃ
、 Ｐｖｓｓがら該領域Ｘｌ′又はＹｌ′およびＸ
ｔ′又はＹｔ′を経て中央部の周辺回路領域１３までに
電源配線をする必要性は依然として残されていることに
なる。特にかかる電源配線は、ノイズおよび所定の電流
密度に対する信頼性を確保し、更に抵抗による電圧ドロ
ップを防ぐために所定の巾を必要とする（上記例では３
μ）ため、それだけチップサイズ（特にチップの巾）が
増大する（又は素子の大容量化を妨げる）ことは否定で
きず、場合によってはパンケージを一段と大型化せざる
をえないという問題点が残されていた。
本発明は上記問題点を解決するためになされたもので、
該半導体素子（チップ）上において該電源端子（電源パ
ッド）から該周辺回路に接続される電源配線を、該セル
アレイ領域に沿って配線する必要をなくし、それだけチ
ップサイズを減少させてパフケージを大型化する必要性
をなくしたものである。
該半導体素子（チップ）上において該電源端子（電源パ
ッド）から該周辺回路に接続される電源配線を、該セル
アレイ領域に沿って配線する必要をなくし、それだけチ
ップサイズを減少させてパフケージを大型化する必要性
をなくしたものである。
上記問題点を解決するために、本発明においては、規則
的繰返しパターンからなる回路ブロック（例えばセルア
レイ領域）が２分割され、該２分割された回路ブロック
の間に不規則パターンを有する周辺回路が配置され、該
２分割された回路ブロックの外側と該周辺回路の隣接部
とにそれぞれ端子（バッド）が設けられた半導体素子（
チップ）を搭載したステージと、該半導体素子の各端子
に接続される複数のリードとをそなえ、該ステージは該
複数のリードと重なり合うように配置されて、該ステー
ジと該複数のリードとが絶縁物により一体化されており
、該周辺回路の隣接部に設けられた端子が該半導体素子
の電源端子（電源パッド）とされる半導体装置が提供さ
れる。
的繰返しパターンからなる回路ブロック（例えばセルア
レイ領域）が２分割され、該２分割された回路ブロック
の間に不規則パターンを有する周辺回路が配置され、該
２分割された回路ブロックの外側と該周辺回路の隣接部
とにそれぞれ端子（バッド）が設けられた半導体素子（
チップ）を搭載したステージと、該半導体素子の各端子
に接続される複数のリードとをそなえ、該ステージは該
複数のリードと重なり合うように配置されて、該ステー
ジと該複数のリードとが絶縁物により一体化されており
、該周辺回路の隣接部に設けられた端子が該半導体素子
の電源端子（電源パッド）とされる半導体装置が提供さ
れる。
上記構成によれば、はぼパッケージの対角線上に配置さ
れる電源リードの内方端部を該半導体素子の中央部にま
で延ばすことによって、該電源端子（電源パッド）を該
半導体素子の中央部に設けられた周辺回路に隣接して設
けることが可能になり、したがって該電源端子から該周
辺回路に接続される電源配線を、該セルアレイ領域に沿
って配線する必要性をな（し、それだけチップサイズ（
特にチップ巾）を減少させることができる。
れる電源リードの内方端部を該半導体素子の中央部にま
で延ばすことによって、該電源端子（電源パッド）を該
半導体素子の中央部に設けられた周辺回路に隣接して設
けることが可能になり、したがって該電源端子から該周
辺回路に接続される電源配線を、該セルアレイ領域に沿
って配線する必要性をな（し、それだけチップサイズ（
特にチップ巾）を減少させることができる。
第１図には本発明の１実施例としての半導体装置が断面
図で示されている。該第１図において、１は半導体素子
、２は該半導体素子を搭載するステージ、３１は該半導
体素子の各端子（各パッド例えば電源パッドＰνｃｃ
） ’と接続されるリードであって、プラスチックモー
ルドによって形成されるパッケージ５の内部に延びる内
部リード３１１ と、該パッケージ５の外部に延びる外
部３１２とからなり、該内部リード３１１の各端部と該
半導体素子の各端子（各パッド）とがそれぞれ金属細線
（ボンディングワイヤ）３３により接続される。なお４
は該内部リード３１１の先端部と該半導体素子１との間
に介在される絶縁シートであって、ボンディング圧力に
対する支えの役目を果す。
図で示されている。該第１図において、１は半導体素子
、２は該半導体素子を搭載するステージ、３１は該半導
体素子の各端子（各パッド例えば電源パッドＰνｃｃ
） ’と接続されるリードであって、プラスチックモー
ルドによって形成されるパッケージ５の内部に延びる内
部リード３１１ と、該パッケージ５の外部に延びる外
部３１２とからなり、該内部リード３１１の各端部と該
半導体素子の各端子（各パッド）とがそれぞれ金属細線
（ボンディングワイヤ）３３により接続される。なお４
は該内部リード３１１の先端部と該半導体素子１との間
に介在される絶縁シートであって、ボンディング圧力に
対する支えの役目を果す。
この第１図には、該内部リード３１１が該半導体素子１
を搭載したステージ２上に重なり合うように延びている
状態が示されている。
を搭載したステージ２上に重なり合うように延びている
状態が示されている。
第２図は該半導体素子１の平面図を示すもので、規則的
繰返しパターンからなる回路ブロック（例えばセルアレ
イ領域）が２分割され、該２分割された回路ブロック１
１．１２の間に不規則パターンを有する周辺回路（例え
ばクロックジェネレータ）１３が配置され、該２分割さ
れた回路ブロック１１．１２の外側と該周辺回路１３の
隣接部とに、それぞれ端子（パッド）Ｐ＋ 、Ｐｇ、Ｐ
ｓ・−ＰｎとＰｖｃｃ 、 Ｐｖｓｓとが設けられて
いる。すなわち該周囲回路１３の隣接部に設けられた端
子（パッド）か電源端子（電源パッド） Ｐｖｃｃ ＊
Ｐ ｖｓｓとされる。なお該周辺回路１３の隣接部に該
電源パッド以外のパッドをも配置しうろことは勿論であ
る。
繰返しパターンからなる回路ブロック（例えばセルアレ
イ領域）が２分割され、該２分割された回路ブロック１
１．１２の間に不規則パターンを有する周辺回路（例え
ばクロックジェネレータ）１３が配置され、該２分割さ
れた回路ブロック１１．１２の外側と該周辺回路１３の
隣接部とに、それぞれ端子（パッド）Ｐ＋ 、Ｐｇ、Ｐ
ｓ・−ＰｎとＰｖｃｃ 、 Ｐｖｓｓとが設けられて
いる。すなわち該周囲回路１３の隣接部に設けられた端
子（パッド）か電源端子（電源パッド） Ｐｖｃｃ ＊
Ｐ ｖｓｓとされる。なお該周辺回路１３の隣接部に該
電源パッド以外のパッドをも配置しうろことは勿論であ
る。
第３図には、該ステージ２に搭載された半導体素子１と
、該ステージ２上に重なり合うように配置された複数の
り−ド３１との位置関係が平面図によって示されている
。なおこの第３図は、該複数のり一ド３１がリードフレ
ーム３に形成されている状態を示しており、該図に示す
ように該リードフレーム３の取付部３２に、該ステージ
２両側の突出部２１が取付けられていて、各内部リード
３１１と、対応する端子（パッド）とが金属細線３３で
接続（ボンディング）される。この場合電源端子（電源
パッド） Ｐｖｃｃ 、 Ｐｖｓｓは該半導体素子１
の中央部に設けられた周辺回路領域１３に隣接して配置
され、該電源パッドに接続される電源リード３１が、該
半導体素子ｌの上方において該電源パッドの近くまで延
びている。そして第３図に示される状態から最終製品と
しての半導体装置とするにあたっては、上述したように
、該半導体素子１を搭載したステージ２を、リードフレ
ーム３の取付部３２に取付け、各内部リード３１１を該
半導体素子１の各端子（パッド）に金属細線３３で接続
した後、該半導体素子１を搭載したステージ２と各内部
リード３１１とをプラスチック材でモールドして一体化
し、このようにして形成された構成体を各外部リード３
１２とともに、リードフレーム３から切り離す。
、該ステージ２上に重なり合うように配置された複数の
り−ド３１との位置関係が平面図によって示されている
。なおこの第３図は、該複数のり一ド３１がリードフレ
ーム３に形成されている状態を示しており、該図に示す
ように該リードフレーム３の取付部３２に、該ステージ
２両側の突出部２１が取付けられていて、各内部リード
３１１と、対応する端子（パッド）とが金属細線３３で
接続（ボンディング）される。この場合電源端子（電源
パッド） Ｐｖｃｃ 、 Ｐｖｓｓは該半導体素子１
の中央部に設けられた周辺回路領域１３に隣接して配置
され、該電源パッドに接続される電源リード３１が、該
半導体素子ｌの上方において該電源パッドの近くまで延
びている。そして第３図に示される状態から最終製品と
しての半導体装置とするにあたっては、上述したように
、該半導体素子１を搭載したステージ２を、リードフレ
ーム３の取付部３２に取付け、各内部リード３１１を該
半導体素子１の各端子（パッド）に金属細線３３で接続
した後、該半導体素子１を搭載したステージ２と各内部
リード３１１とをプラスチック材でモールドして一体化
し、このようにして形成された構成体を各外部リード３
１２とともに、リードフレーム３から切り離す。
第４図は該第３図のｘ−ｘ ’線に沿う断面図を示すも
ので、４は内部リード３１１の下部と半導体素子１との
間に敷かれる絶縁シート（ボンディング圧力に対する支
えとなる）を示す。
ので、４は内部リード３１１の下部と半導体素子１との
間に敷かれる絶縁シート（ボンディング圧力に対する支
えとなる）を示す。
第５図には、第３図に示されるリードフレーム３のみが
平面図で示されている。このリードフレーム３には図示
のような複数のり一ド３１と同じ構成のものが例えば１
０個横に並んで形成されるが、図にはその１つの構成の
みが示されている。
平面図で示されている。このリードフレーム３には図示
のような複数のり一ド３１と同じ構成のものが例えば１
０個横に並んで形成されるが、図にはその１つの構成の
みが示されている。
第６図には、第３図に示されるステージ２が平面図およ
び側面図として示されている。上述したように該ステー
ジ２には半導体素子１が搭載され、その両側において上
方に折曲された突出部２１が上記リードフレーム３の取
付部３２に固定される。
び側面図として示されている。上述したように該ステー
ジ２には半導体素子１が搭載され、その両側において上
方に折曲された突出部２１が上記リードフレーム３の取
付部３２に固定される。
本発明による半導体装置は以上のように構成されている
から、各電源パッドＰｖｃｃ 、 Ｐｖｓｓから周辺
回路領域１３に接続される電源配線をセルアレイ領域１
１．１２に沿って配線する必要が全くなく、したがって
本発明において用いられる半導体素子１には、第７図に
示される領域Ｘ、Ｙ又は第８図に示される領域Ｘ、’、
Ｙ、’＋ Ｘｚ’＋Ｙｔ’をほとんど必要とせず（両側
のバッドＰ、。
から、各電源パッドＰｖｃｃ 、 Ｐｖｓｓから周辺
回路領域１３に接続される電源配線をセルアレイ領域１
１．１２に沿って配線する必要が全くなく、したがって
本発明において用いられる半導体素子１には、第７図に
示される領域Ｘ、Ｙ又は第８図に示される領域Ｘ、’、
Ｙ、’＋ Ｘｚ’＋Ｙｔ’をほとんど必要とせず（両側
のバッドＰ、。
Ｐ ２ ’−−−−・−から中央の周辺回路領域１３に
接続される信号線の巾を考慮するのみでよい）、その結
果、チップサイズ（特にチップの巾）を大巾に減少させ
、半導体素子の容量増大化に伴うパッケージの大型化を
最大限に防止することができる。
接続される信号線の巾を考慮するのみでよい）、その結
果、チップサイズ（特にチップの巾）を大巾に減少させ
、半導体素子の容量増大化に伴うパッケージの大型化を
最大限に防止することができる。
本発明によれば半導体素子上における電源端子（電源パ
ッド）から周辺回路領域に接続される電源配線をセルア
レイ領域に沿って配線する必要をなくし、それによって
チップサイズ、特にチップの巾を大巾に減少させ、パッ
ケージの大型化を最大限に防止することができる。また
電源リードと電源パッドとのボンディング接続を容易に
行うことができ、安定した電力供給を行うことができる
。
ッド）から周辺回路領域に接続される電源配線をセルア
レイ領域に沿って配線する必要をなくし、それによって
チップサイズ、特にチップの巾を大巾に減少させ、パッ
ケージの大型化を最大限に防止することができる。また
電源リードと電源パッドとのボンディング接続を容易に
行うことができ、安定した電力供給を行うことができる
。
第１図は、本発明の１実施例としての半導体装置の断面
図、 第２図は、第１図装置における半導体素子の平面図、 第３図は、第１図装置を製造する段階において、半導体
素子を搭載したステージをリードフレームに取付けた状
態に示す平面図、 第４図は、第３図のｘ−ｘ ’線に沿う断面図、第５図
は、第４図に示されるリードフレムの平面図、 第６図（ａ）、（ｂ）はそれぞれ第４図に示されるステ
ージの平面図および側面図、 第７図および第８図は、それぞれ従来型の半導体素子の
平面図である。 （符号の説明） １：半導体素子、 １１．１２．１１’ ：セルアレイ領域、１３．１３１
’ 、１３２’ ：周辺回路領域、２：ステージ、 ３：リードフレーム、 ３１： リード、 ３１１：内部リード、 ３１２：外部リード、 ３３：金属細線、 ４：絶縁シート、 ５ニブラスチツクモールド（パッケージ）、ＰＩ＋ Ｐ
ｚ、 Ｐｚ、 ｐｔ、Ｐｊ、Ｐｎ ：パッド、Ｐｖｃ
ｃ 、 Ｐｖｓｓ ：電源パッド。
図、 第２図は、第１図装置における半導体素子の平面図、 第３図は、第１図装置を製造する段階において、半導体
素子を搭載したステージをリードフレームに取付けた状
態に示す平面図、 第４図は、第３図のｘ−ｘ ’線に沿う断面図、第５図
は、第４図に示されるリードフレムの平面図、 第６図（ａ）、（ｂ）はそれぞれ第４図に示されるステ
ージの平面図および側面図、 第７図および第８図は、それぞれ従来型の半導体素子の
平面図である。 （符号の説明） １：半導体素子、 １１．１２．１１’ ：セルアレイ領域、１３．１３１
’ 、１３２’ ：周辺回路領域、２：ステージ、 ３：リードフレーム、 ３１： リード、 ３１１：内部リード、 ３１２：外部リード、 ３３：金属細線、 ４：絶縁シート、 ５ニブラスチツクモールド（パッケージ）、ＰＩ＋ Ｐ
ｚ、 Ｐｚ、 ｐｔ、Ｐｊ、Ｐｎ ：パッド、Ｐｖｃ
ｃ 、 Ｐｖｓｓ ：電源パッド。
Claims (1)
- 【特許請求の範囲】 １、規則的繰返しパターンからなる回路ブロックが２分
割され、該２分割された回路ブロックの間に不規則パタ
ーンを有する周辺回路が配置され、該２分割された回路
ブロックの外側と該周辺回路の隣接部とにそれぞれ端子
が設けられた半導体素子を搭載したステージと、該半導
体素子の各端子に接続される複数のリードとをそなえ、 該ステージは該複数のリードと重なり合うように配置さ
れて、該ステージと該複数のリードとが絶縁物により一
体化されており、該周辺回路の隣接部に設けられた端子
が該半導体素子の電源端子とされていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179284A JPS6240752A (ja) | 1985-08-16 | 1985-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179284A JPS6240752A (ja) | 1985-08-16 | 1985-08-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240752A true JPS6240752A (ja) | 1987-02-21 |
Family
ID=16063139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179284A Pending JPS6240752A (ja) | 1985-08-16 | 1985-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428945A (en) * | 1987-06-15 | 1989-01-31 | Ibm | Circuit package assembly |
| JPH01123428A (ja) * | 1987-11-06 | 1989-05-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0245969A (ja) * | 1988-08-06 | 1990-02-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-08-16 JP JP60179284A patent/JPS6240752A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428945A (en) * | 1987-06-15 | 1989-01-31 | Ibm | Circuit package assembly |
| JPH01123428A (ja) * | 1987-11-06 | 1989-05-16 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0245969A (ja) * | 1988-08-06 | 1990-02-15 | Toshiba Corp | 半導体装置の製造方法 |
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