JP3025357B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3025357B2 JP3025357B2 JP29929891A JP29929891A JP3025357B2 JP 3025357 B2 JP3025357 B2 JP 3025357B2 JP 29929891 A JP29929891 A JP 29929891A JP 29929891 A JP29929891 A JP 29929891A JP 3025357 B2 JP3025357 B2 JP 3025357B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の電源供給
構成に関するものである。近年の半導体装置においては
益々高速化及び高集積化が図られて消費電力も増大する
傾向にある。このため、チップ外周に位置する電源供給
端子から内部集積回路に電源を供給する電源配線の配線
スペースを縮小しながら電源供給能力を充分確保するこ
とが必要となっている。
構成に関するものである。近年の半導体装置においては
益々高速化及び高集積化が図られて消費電力も増大する
傾向にある。このため、チップ外周に位置する電源供給
端子から内部集積回路に電源を供給する電源配線の配線
スペースを縮小しながら電源供給能力を充分確保するこ
とが必要となっている。
【０００２】
【従来の技術】従来の半導体装置の電源供給構成の一例
を図６に従って説明すると、チップ１の外周部には多数
のパッド２が形成され、チップ１の中央部には多数のセ
ル列３が配設されている。セル列３と多数のパッド２と
の間には各セル列３に電源を供給するための電源配線４
ａ，４ｂをレイアウトした配線領域が形成され、例えば
横方向の電源配線４ａが第一層でパターニングされると
ともに縦方向の電源配線４ｂが第二層で形成され、両電
源配線４ａ，４ｂがコンタクトホール５で接続されてい
る。
を図６に従って説明すると、チップ１の外周部には多数
のパッド２が形成され、チップ１の中央部には多数のセ
ル列３が配設されている。セル列３と多数のパッド２と
の間には各セル列３に電源を供給するための電源配線４
ａ，４ｂをレイアウトした配線領域が形成され、例えば
横方向の電源配線４ａが第一層でパターニングされると
ともに縦方向の電源配線４ｂが第二層で形成され、両電
源配線４ａ，４ｂがコンタクトホール５で接続されてい
る。
【０００３】従って、各電源配線４ａ，４ｂが高電位側
電源供給用パッド２ａあるいは低電位側電源供給用パッ
ド２ｂに接続されるとともに各セル列３に接続され、各
パッド２は例えばＴＡＢ（Tape Automated Bonding）構
成によりこのチップを収容するパッケージの外部端子に
接続されている。
電源供給用パッド２ａあるいは低電位側電源供給用パッ
ド２ｂに接続されるとともに各セル列３に接続され、各
パッド２は例えばＴＡＢ（Tape Automated Bonding）構
成によりこのチップを収容するパッケージの外部端子に
接続されている。
【０００４】
【発明が解決しようとする課題】上記のような半導体装
置ではセル列３の高集積化にともなって消費電力が増大
すると各電源配線４ａ，４ｂの線幅を増大させて電流容
量を増大させる必要があるため、電源配線４ａ，４ｂを
レイアウトするための配線領域が増大して高集積化に支
障を来す。また、各電源配線４ａ，４ｂに充分な線幅を
確保しないと、高電位側電源電圧の低下あるいは低電位
側電源電圧の上昇によりセル列３内の論理回路が誤動作
することがある。
置ではセル列３の高集積化にともなって消費電力が増大
すると各電源配線４ａ，４ｂの線幅を増大させて電流容
量を増大させる必要があるため、電源配線４ａ，４ｂを
レイアウトするための配線領域が増大して高集積化に支
障を来す。また、各電源配線４ａ，４ｂに充分な線幅を
確保しないと、高電位側電源電圧の低下あるいは低電位
側電源電圧の上昇によりセル列３内の論理回路が誤動作
することがある。
【０００５】この発明の目的は、電源配線の電流容量を
増大させながら電源配線のレイアウトに要する面積を縮
小して高集積化を図り得る半導体装置を提供することに
ある。
増大させながら電源配線のレイアウトに要する面積を縮
小して高集積化を図り得る半導体装置を提供することに
ある。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、チップ１内に多数のユニットセル
からなるセル列３が配設されるとともに該セル列３内に
は前記ユニットセルに電源を供給する電源供給用セル
６，７が配設され、前記電源供給用セル６，７には前記
チップ１と該チップ１を収容するパッケージとの間に配
設されるＴＡＢ用テープ１３，１５で外部端子から電源
が供給される。
図である。すなわち、チップ１内に多数のユニットセル
からなるセル列３が配設されるとともに該セル列３内に
は前記ユニットセルに電源を供給する電源供給用セル
６，７が配設され、前記電源供給用セル６，７には前記
チップ１と該チップ１を収容するパッケージとの間に配
設されるＴＡＢ用テープ１３，１５で外部端子から電源
が供給される。
【０００７】また、図３〜図５に示すように前記電源供
給用セル６，７は各ユニットセルの電源配線に連なる第
一層の電源配線８，９が第一のコンタクトホール１０
ａ，１０ｂを介して第二層の電源配線１１，１４に接続
され、前記第二層の電源配線１１，１４が第二のコンタ
クトホール１２ａ，１２ｂを介して前記ＴＡＢ用テープ
１３，１５に接続される。
給用セル６，７は各ユニットセルの電源配線に連なる第
一層の電源配線８，９が第一のコンタクトホール１０
ａ，１０ｂを介して第二層の電源配線１１，１４に接続
され、前記第二層の電源配線１１，１４が第二のコンタ
クトホール１２ａ，１２ｂを介して前記ＴＡＢ用テープ
１３，１５に接続される。
【０００８】
【作用】チップ１内にセル列３の周囲には電源配線のた
めの配線領域を設ける必要はなく、各セル列３内の電源
供給用セル６，７には外部端子からＴＡＢ用テープ１
３，１５を介して電源が供給され、その電源供給用セル
６，７から各セル列３に共通の電源配線８，９で各ユニ
ットセルに電源が供給される。
めの配線領域を設ける必要はなく、各セル列３内の電源
供給用セル６，７には外部端子からＴＡＢ用テープ１
３，１５を介して電源が供給され、その電源供給用セル
６，７から各セル列３に共通の電源配線８，９で各ユニ
ットセルに電源が供給される。
【０００９】
【実施例】以下、この発明を具体化した一実施例を図２
〜図５に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付して説明する。
〜図５に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付して説明する。
【００１０】図２に示すように、チップ１の中央部には
多数のセル列３が配設され、同チップ１の周囲には多数
のパッド２が配設されている。各セル列３内には高電位
側電源セル６と低電位側電源セル７とがそれぞれ配設さ
れ、各セル列３の高電位側電源セル６及び低電位側電源
セル７はそれぞれ直線状に位置するように配設されてい
る。
多数のセル列３が配設され、同チップ１の周囲には多数
のパッド２が配設されている。各セル列３内には高電位
側電源セル６と低電位側電源セル７とがそれぞれ配設さ
れ、各セル列３の高電位側電源セル６及び低電位側電源
セル７はそれぞれ直線状に位置するように配設されてい
る。
【００１１】前記高電位側電源セル６を図３に従って説
明すると、高電位側電源セル６の両端部には第一層のア
ルミ配線で第一層高電位側電源配線８が形成され、その
第一層高電位側電源配線８間には同じく第一層のアルミ
配線で第一層低電位側電源配線９が形成されている。そ
して、その高電位側電源配線８及び低電位側電源配線９
は同一セル列３内の各ユニットセル上に延長され、各ユ
ニットセル内の電源配線にそれぞれ接続されている。
明すると、高電位側電源セル６の両端部には第一層のア
ルミ配線で第一層高電位側電源配線８が形成され、その
第一層高電位側電源配線８間には同じく第一層のアルミ
配線で第一層低電位側電源配線９が形成されている。そ
して、その高電位側電源配線８及び低電位側電源配線９
は同一セル列３内の各ユニットセル上に延長され、各ユ
ニットセル内の電源配線にそれぞれ接続されている。
【００１２】前記高電位側電源配線８は同高電位側電源
配線８に沿って５個ずつ設けられた第一のコンタクトホ
ール１０ａでこの高電位側電源セル６の上方に第二層の
アルミ配線で島状にパターニングされた第二層高電位側
電源配線１１に接続されている。そして、第二層高電位
側電源配線１１はその上方に形成された第二のコンタク
トホール１２ａで後記高電位側電源供給用テープ１３に
接続されている。
配線８に沿って５個ずつ設けられた第一のコンタクトホ
ール１０ａでこの高電位側電源セル６の上方に第二層の
アルミ配線で島状にパターニングされた第二層高電位側
電源配線１１に接続されている。そして、第二層高電位
側電源配線１１はその上方に形成された第二のコンタク
トホール１２ａで後記高電位側電源供給用テープ１３に
接続されている。
【００１３】前記低電位側電源セル７を図４に従って説
明すると、低電位側電源セル７の両端部には第一層のア
ルミ配線で第一層高電位側電源配線８が形成され、その
第一層高電位側電源配線８間には同じく第一層のアルミ
配線で第一層低電位側電源配線９が形成されている。そ
して、その高電位側電源配線８及び低電位側電源配線９
は同一セル列３内の各セル上に延長され、各セル内の電
源配線にそれぞれ接続されている。
明すると、低電位側電源セル７の両端部には第一層のア
ルミ配線で第一層高電位側電源配線８が形成され、その
第一層高電位側電源配線８間には同じく第一層のアルミ
配線で第一層低電位側電源配線９が形成されている。そ
して、その高電位側電源配線８及び低電位側電源配線９
は同一セル列３内の各セル上に延長され、各セル内の電
源配線にそれぞれ接続されている。
【００１４】前記第一層低電位側電源配線９は同低電位
側電源配線９に沿って５個ずつ設けられた第一のコンタ
クトホール１０ｂでこの低電位側電源セル７の上方に第
二層のアルミ配線で島状にパターニングされた第二層低
電位側電源配線１４に接続されている。そして、第二層
低電位側電源配線１４はその上方に形成された第二のコ
ンタクトホール１２ｂで後記低電位側電源供給用テープ
１５に接続されている。
側電源配線９に沿って５個ずつ設けられた第一のコンタ
クトホール１０ｂでこの低電位側電源セル７の上方に第
二層のアルミ配線で島状にパターニングされた第二層低
電位側電源配線１４に接続されている。そして、第二層
低電位側電源配線１４はその上方に形成された第二のコ
ンタクトホール１２ｂで後記低電位側電源供給用テープ
１５に接続されている。
【００１５】図５に示すように、各セル列３に設けられ
た高電位側電源セル６の第二層高電位側電源配線１１上
にはＴＡＢ構成の高電位側電源供給用テープ１３が配設
され、同テープ１３には電源供給用の配線パターンが形
成されているとともに、各第二層高電位側電源配線１１
に対しその第二のコンタクトホール１２ａをバンプとし
て接合され、その両端部はこのチップ１の外部端子に接
合される。また、各セル列３に設けられた低電位側電源
セル７の第二層低電位側電源配線１４上にはＴＡＢ構成
の低電位側電源供給用テープ１５が配設され、同テープ
１５は各第二層低電位側電源配線１４に対しその第二の
コンタクトホール１２ｂをバンプとして接合され、その
両端部はこのチップ１の外部端子に接合される。
た高電位側電源セル６の第二層高電位側電源配線１１上
にはＴＡＢ構成の高電位側電源供給用テープ１３が配設
され、同テープ１３には電源供給用の配線パターンが形
成されているとともに、各第二層高電位側電源配線１１
に対しその第二のコンタクトホール１２ａをバンプとし
て接合され、その両端部はこのチップ１の外部端子に接
合される。また、各セル列３に設けられた低電位側電源
セル７の第二層低電位側電源配線１４上にはＴＡＢ構成
の低電位側電源供給用テープ１５が配設され、同テープ
１５は各第二層低電位側電源配線１４に対しその第二の
コンタクトホール１２ｂをバンプとして接合され、その
両端部はこのチップ１の外部端子に接合される。
【００１６】なお、前記多数のパッド２は図５に示すよ
うに各パッド２に対応して配設される各テープ１６によ
りそれぞれ外部端子に接続される。さて、上記のように
構成された半導体装置では外部端子に供給された高電位
側電源は高電位側電源供給用テープ１３を介して各セル
列３の第二層高電位側電源配線１１に供給され、その第
二層高電位側電源配線１１から第一のコンタクトホール
１０ａ及び第一層高電位側電源配線８を介して同一セル
列３内の各ユニットセルに供給される。
うに各パッド２に対応して配設される各テープ１６によ
りそれぞれ外部端子に接続される。さて、上記のように
構成された半導体装置では外部端子に供給された高電位
側電源は高電位側電源供給用テープ１３を介して各セル
列３の第二層高電位側電源配線１１に供給され、その第
二層高電位側電源配線１１から第一のコンタクトホール
１０ａ及び第一層高電位側電源配線８を介して同一セル
列３内の各ユニットセルに供給される。
【００１７】また、外部端子に供給された低電位側電源
は低電位側電源供給用テープ１５を介して各セル列３の
第二層低電位側電源配線１４に供給され、その第二層低
電位側電源配線１４から第一のコンタクトホール１０ｂ
及び第一層低電位側電源配線９を介して同一セル列３内
の各ユニットセルに供給される。
は低電位側電源供給用テープ１５を介して各セル列３の
第二層低電位側電源配線１４に供給され、その第二層低
電位側電源配線１４から第一のコンタクトホール１０ｂ
及び第一層低電位側電源配線９を介して同一セル列３内
の各ユニットセルに供給される。
【００１８】以上のように、この半導体装置では外部端
子に供給された電源はＴＡＢ構成の各テープ１３，１５
により各セル列３内に配設された電源セル６，７に供給
され、その電源セル６，７から各セル列３内のユニット
セルに供給されている。従って、チップ１周囲のパッド
２と各セル列３との間に電源配線のための配線領域を設
ける必要はなく、セル列３を形成するセル領域の面積を
拡大することができるので、集積度を向上させることが
できる。
子に供給された電源はＴＡＢ構成の各テープ１３，１５
により各セル列３内に配設された電源セル６，７に供給
され、その電源セル６，７から各セル列３内のユニット
セルに供給されている。従って、チップ１周囲のパッド
２と各セル列３との間に電源配線のための配線領域を設
ける必要はなく、セル列３を形成するセル領域の面積を
拡大することができるので、集積度を向上させることが
できる。
【００１９】また、前記各テープ１３，１５は電流を流
すための金属配線の膜厚及び幅をチップ１内の回路レイ
アウトに無関係に設定することが可能であって充分に確
保することが容易であるため、各セル列３に対し充分な
電流容量を確保することができる。
すための金属配線の膜厚及び幅をチップ１内の回路レイ
アウトに無関係に設定することが可能であって充分に確
保することが容易であるため、各セル列３に対し充分な
電流容量を確保することができる。
【００２０】
【発明の効果】以上詳述したように、この発明は電源配
線の電流容量を増大させながら電源配線のレイアウトに
要する面積を縮小して高集積化を図り得る半導体装置を
提供することができる優れた効果を発揮する。
線の電流容量を増大させながら電源配線のレイアウトに
要する面積を縮小して高集積化を図り得る半導体装置を
提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の半導体装置の回路レイアウ
ト図である。
ト図である。
【図３】一実施例の高電位側電源セルのレイアウト図で
ある。
ある。
【図４】一実施例の低電位側電源セルのレイアウト図で
ある。
ある。
【図５】一実施例のＴＡＢ用テープのレイアウト図であ
る。
る。
【図６】従来例の半導体装置の回路レイアウト図であ
る。
る。
１ チップ ３ セル列 ６ 電源供給用セル ７ 電源供給用セル １３ ＴＡＢ用テープ １５ ＴＡＢ用テープ
Claims (2)
- 【請求項１】 チップ（１）内に多数のユニットセルか
らなるセル列（３）を配設するとともに該セル列（３）
内には前記ユニットセルに電源を供給する電源供給用セ
ル（６，７）を配設し、前記電源供給用セル（６，７）
には前記チップ（１）と該チップ（１）を収容するパッ
ケージとの間に配設されるＴＡＢ用テープ（１３，１
５）で外部端子から電源を供給することを特徴とする半
導体装置。 - 【請求項２】 前記電源供給用セル（６，７）は各ユニ
ットセルの電源配線に連なる第一層の電源配線（８，
９）を第一のコンタクトホール（１０ａ，１０ｂ）を介
して第二層の電源配線（１１，１４）に接続し、前記第
二層の電源配線（１１，１４）を第二のコンタクトホー
ル（１２ａ，１２ｂ）を介して前記ＴＡＢ用テープ（１
３，１５）に接続したことを特徴とする請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29929891A JP3025357B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29929891A JP3025357B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136206A JPH05136206A (ja) | 1993-06-01 |
| JP3025357B2 true JP3025357B2 (ja) | 2000-03-27 |
Family
ID=17870724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29929891A Expired - Fee Related JP3025357B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025357B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100987479B1 (ko) | 2005-12-19 | 2010-10-13 | 삼성전자주식회사 | 반도체 칩 및 이를 이용한 반도체 칩 패키지 |
| KR101539402B1 (ko) * | 2008-10-23 | 2015-07-27 | 삼성전자주식회사 | 반도체 패키지 |
-
1991
- 1991-11-14 JP JP29929891A patent/JP3025357B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136206A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
|
| LAPS | Cancellation because of no payment of annual fees |