JP3546990B2

JP3546990B2 - 半導体装置

Info

Publication number: JP3546990B2
Application number: JP26844198A
Authority: JP
Inventors: 良明末永; 賢舟井上
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1998-09-22
Filing date: 1998-09-22
Publication date: 2004-07-28
Anticipated expiration: 2018-09-22
Also published as: JP2000101027A

Description

【０００１】
【発明の属する技術分野】
本発明は複数の半導体チップを積層構造にした、いわゆるチップオンチップ構造を有する半導体装置において、特に、そのひとつの半導体チップがゲートアレイ部を有する、いわゆるエンベデッドアレイであるものに関する。
【０００２】
【従来の技術】
半導体装置のプリント基板上での占有面積を縮小する為の一つの手段として、チップオンチップ構造がある。チップオンチップ構造では、図９に示すように、半導体チップ１ｄ上に半導体メモリＩＣ等の他の半導体チップ２ａが、素子形成面同士が対向するように積層されている。ここで、素子形成面とは、半導体チップにおいて、半導体素子（例えばトランジスタ等）が形成されている面を言い、その反対側の面を裏面と言う。ボンディングパッド１２はパッケージのリードフレーム（図示せず）とボンディングワイヤ１３により電気的接続がされている。積層された他の半導体チップ２ａとの電気的接続はバンプ２３等により行われ、その後１つの半導体装置として樹脂封止される。他の半導体チップ２ａは複数の場合も有り、また、３重以上に半導体チップが積層されたものも提案されている。こうしたチップオンチップ構造は例えば、特開平５−９０４８６に開示されている。
【０００３】
また、図１０に示すように、システムＬＳＩまたは特定用途向けＬＳＩに応用されることを目的として、エンベデッドアレイ１ｅはゲートアレイ部１０の他に、コア部を有する。ここで、コア部はＣＰＵ１４、ＲＯＭ１６、ＲＡＭ１８等を指す。コア部はゲートアレイ部１０のように半導体プロセスの途中工程から回路構成を組み込むものではなく、半導体プロセスの最初から回路構成が組み込まれているものである。
【０００４】
ゲートアレイ部１０は個々の顧客が要求する機能を実現する回路構成を組み込む部分であり、半導体プロセスの後半において、一つまたは複数の金属配線工程と金属配線の層間接続を行う一つまたは複数のコンタクト工程で形成される。半導体プロセスの後半において個々の顧客が要求する機能を実現できるので、顧客の発注から納品までの期間、すなわちＴＡＴ（ターンアラウンドタイム）が短く、半導体プロセスの前半は複数の顧客で共用できるためにＬＳＩの単価が安くできる。反面、ゲートアレイ部１０は半導体プロセスの後半において、様々な回路構成を組み込むことを可能にする為、半導体プロセスの最初の工程から、同一の回路構成を組み込む場合に比較して、その回路構成を実現する為の占有面積が大きくなる。この為、エンベデッドアレイ１ｅのように大規模な半導体チップでは、コア部を半導体プロセスの最初の工程から形成するとともに、残る部分をゲートアレイ部１０として形成する。
【０００５】
【発明が解決しようとする課題】
エンベデッドアレイをひとつの半導体チップとして、チップオンチップ構造を適用した半導体装置は多種類のシステムを提供できる。例えば、他の半導体チップを大容量の不揮発性メモリとしてエンベデッドアレイに積層したチップオンチップ構造の半導体装置では、エンベデッドアレイのゲートアレイ部に不揮発性メモリとのインターフェイス回路を組み込むようにすれば、任意のメモリ容量を有する半導体装置が容易に得られ、様々な機器に応用され得るようになる。また例えば、他の半導体チップをオペアンプ等を内蔵したアナログＩＣとすれば、アナログとデジタルを混載した半導体装置が容易に得られる。このように顧客は、他の半導体チップを多数の中から選択し、実現したいシステムに合わせてエンベデッドアレイのゲートアレイ部の回路構成を決定すれば、要望するシステムを比較的容易に実現できる。
【０００６】
しかし、エンベデッドアレイに他の半導体チップを積層する場合、その電気的接続をどうするかが問題となる。ボンディングパッドは、本来パッケージのリードフレーム等とワイヤボンディングにより電気的接続をする為のものであり、半導体プロセスの最初から作り込まれる。従って、チップオンチップ用のパッド部構造をボンディングパッドと同じ構造とすると、他の半導体チップのパッド位置に合わせて、複数のエンベデッドアレイを用意しなければならないこととなり、半導体メーカにとって不経済となる。このことは、汎用性という意義のために存在するエンベデッドアレイの利点と矛盾することになる。
【０００７】
【課題を解決するための手段】
上記の問題を解決するために、請求項１記載の半導体装置は、複数の半導体チップを積層しかつ互いに電気的に接続した半導体装置において、少なくとも１つの半導体チップに論理回路を組み込むゲートアレイ部が設けられており、該ゲートアレイ部には隣り合う半導体チップに設けられたパッドと電気的接続するパッド部が設けられ、該パッド部は前記ゲートアレイ部の基本ゲートを用いて形成された少なくとも１個のダイオードと電気的接続されていることを特徴とする。
【０００８】
更に、請求項２記載の半導体装置は、請求項１記載のものにおいて、前記パッド部が前記ゲートアレイ部の１つのセルを形成していることを特徴とする。
【０００９】
更に、請求項３記載の半導体装置は、請求項１または請求項２記載のものにおいて、前記ゲートアレイ部を有する半導体チップはコア部を有し、前記ゲートアレイ部が前記コア部の少なくとも相対する２辺の周辺側に配置されていることを特徴とする。
【００１０】
更に、請求項４記載の半導体装置は、請求項３記載のものにおいて、前記ゲートアレイ部の少なくとも１辺が前記コア部の１辺の幅よりも広いことを特徴とする。
【００１２】
また、請求項５記載の半導体装置は、請求項１乃至４のいずれか１つに記載のものにおいて、前記パッド部の少なくとも１個は前記ゲートアレイ部を有する半導体チップに設けられ且つ不使用のボンディングパッドと接続されていることを特徴とする。
【００１３】
【作用および効果】
請求項１記載の半導体装置では、積層する他の半導体チップのパッド配置に合わせて、エンベデッドアレイのゲートアレイ部に他の半導体チップと電気的接続するためのパッド部（チップオンチップ用パッド部）を形成できるので、エンベデッドアレイの汎用性を損なうことなく、多種類の他の半導体チップを積層できる。更に、チップオンチップ用パッド部は少なくとも１個のダイオードと電気的接続されているため、静電気に対し耐圧を高くすることができる。チップオンチップ用パッド部窓はチップ外部に露出しているため、何らかの静電破壊防止対策をすることが好ましく、そのためには、ここに記載の半導体装置の他に、チップオンチップ用パッド部を半導体チップ周辺部に設けたダイオードに接続することも考えられる。しかし、ここに記載の半導体装置では、ダイオード形成の為の余分なスペースは必要なく、またそのダイオードと接続するための配線を半導体チップ周辺部まで引き回すこともなく、静電破壊防止対策によるチップサイズ拡大を容易に防ぐことができる。
【００１４】
請求項２記載の半導体装置では、チップオンチップ用パッド部がゲートアレイ部のセルを形成しているので、本チップオンチップ用パッド部セル以外の部分と同時に自動配置配線できる。なお、チップオンチップ用パッド部セル以外の部分は通常の回路形成を行なうことができる。また、チップオンチップ用パッド部セルの配置を前もって行ない、その後、本パッド部セル以外の部分を自動配置配線により回路形成を行なうことも考えられるが、チップオンチップ用パッド部をセル登録しておき、本パッド部セル以外の部分と同時に自動配置配線すれば、作業の手間が省け、また作業ミスも少なくなる。
【００１５】
請求項３記載の半導体装置では、他の半導体チップのボンディングパッドは通常チップ周辺に配置されているため、エンベデッドアレイの中心付近にコア部を配置し、コア部の周辺をゲートアレイ部とすると、エンベデッドアレイの中心付近と他の半導体チップの中心付近が相対する位置になり、他の半導体チップのボンディングパッドがエンベデッドアレイのゲートアレイ部の位置に来ることが容易に可能となる。また、多種類の半導体メモリＩＣ等を他の半導体チップとして積層可能とするために、ゲートアレイ部の幅は少なくとも１辺がチップオンチップ用パッド部が２個以上配置できるのが望ましい。
【００１６】
また、コア部の対向する２辺の外側がゲートアレイ部であれば、２辺しかボンディングパッドが配置されていない市販の半導体メモリＩＣ等の積層が可能になるにすぎないが、コア部の４辺の外側がゲートアレイ部であれば、半導体メモリＩＣに限らず、４辺にボンディングパッドが配置されているアナログＩＣ等の多くの半導体チップが積層可能である。
【００１７】
請求項４記載の半導体装置では、他の半導体チップのチップサイズが小さい場合でも積層可能となる。他の半導体チップの１辺がコア部の１辺よりも短い場合、他の半導体チップはコア部の上には積層できない。そこで、ゲートアレイ部の一部の幅がコア部の幅よりも広くなっていれば、他の半導体チップがコア部よりも僅かに小さい場合でも、他の半導体チップをゲートアレイ部の一部の上方に積層することで、チップオンチップを達成できる。
【００１９】
請求項５記載の半導体装置では、チップオンチップ用パッド部の静電破壊防止対策用のダイオードとして、半導体チップ周辺部のボンディングパッドに予め形成されているダイオードを利用したものであり、チップサイズ拡大を防ぐことができる。エンベデッドアレイでは、出来るだけ多くのボンディングパッドを予め形成しておき、必要なものだけ使用するのが一般的であり、余ったボンディングパッドはチップオンチップ用パッド部に接続できる。半導体メモリＩＣ等の他の半導体チップは端子数が少ないものも多く有り、このような他の半導体チップを積層する場合に有効である。
【００２０】
なお、チップオンチップ用パッド部の語句は他の半導体チップとの電気的接続に寄与する部分や層をいい、一方、チップオンチップ用パッド部セルの語句は１つのセルを形成する全層を含む。
【００２１】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。図１は本発明の第１実施例を示している半導体チップであるエンベデッドアレイ１ａの内部ブロック配置図である。エンベデッドアレイ１ａの中心部領域はＣＰＵ１４、ＲＯＭ１６およびＲＡＭ１８からなるコア部となっている。コア部の４辺周辺はゲートアレイ部１０となっており、チップオンチップ用パッド部１９を設けるためにチップオンチップ用パッド部１９の１個分よりも広い幅になっている。ゲートアレイ部１０の外側であるエンベデッドアレイ１ａの周辺は複数のボンディングパッド１２が配置されている。
【００２２】
図２は図１に示すエンベデッドアレイ１ａに他の半導体チップとして不揮発性メモリチップ２ｂを積層した様子を示す上面図である。エンベデッドアレイ１ａのゲートアレイ部１０にチップオンチップ用パッド部１９が設けられ、そのパッド部１９に不揮発性メモリチップ２ｂのボンディングパッドがバンプにより接続されている。このため、上面から視るとエンベデッドアレイ１のコア部は不揮発性メモリチップ２ｂの下に隠れ、その箇所には不揮発性メモリチップ２ｂの裏面が視られる。
【００２３】
エンベデッドアレイ１ａのチップオンチップ用パッド部１９の構造はボンディングパッド１２の構造と異なっている。ボンディングパッド１２は半導体プロセスの最初から作り込まれるが、チップオンチップ用のパッド部１９はゲートアレイ部１０の配置配線と同じく半導体プロセスの途中から作り込まなければならないからである。この為、チップオンチップ用パッド部１９は一つのセルになっている。ここで、セルとは自動配置配線の対象となる１単位であり、例えばインバータセルやＮＡＮＤセルや複雑な論理の複合論理セルなどが該当する。これらのセルは１あるいは複数の基本ゲート２４を用いて形成される。
【００２４】
図３はチップオンチップ用パッド部セル２０の一例である。このパッド部セル２０は１辺が基本ゲート２４が１０個分の長さでありもう１辺が基本ゲート２４が７個分の長さとなっており、すなわち占有面積では基本ゲート２４が７０個分となっている。図４にチップオンチップ用パッド部セル２０の略断面図を示す。エンベデッドアレイ１ａが３層メタルプロセスの半導体チップである本実施例では、第２層メタル３４を第３層メタル３２の下に形成し、ビアホールコンタクト３３により電気的接続を行っている。また、バンプにより不揮発性メモリチップ２ｂと接続させるために、パッシベーション膜３０を選択除去してパッド窓２２を形成し、第３層メタル３２の一部を露出させている。なお、第１層メタル３６は電源ラインおよびＧＮＤ（接地）ラインに使用されたり、他の通過する信号線等に使用される。ポリシリコン層および拡散層など（図示せず）は、他のゲートアレイ部１０と同じレイアウトパターンが形成されている。
【００２５】
チップオンチップ用パッド部１９は一つのセルを形成しているので、ゲートアレイ部１０の自動配置配線により論理回路を組み込む際には、同時にチップオンチップ用パッド部セル２０が自動配置配線される。本実施例の場合、第２層メタル３４と第３層メタル３２をチップオンチップ用パッド部セル２０内部で使用しているので、本パッド部セル２０を通過する配線は第１層メタル３６を用い、本パッド部セル２０への電気的接続は第２層メタル３４か第３層メタル３２を用いる。
【００２６】
図５は本発明の第２実施例であり、ゲートアレイ部１０の１部分の幅ｗｇをコア部の幅ｗｃよりも大きくしている。図６は図５に示すエンベデッドアレイ１ｂに不揮発性メモリチップ２ｃを積層した様子を示す上面図である。
本発明の第３実施例は第１または第２の実施例のチップオンチップ用パッド部セル２０に静電破壊防止素子を追加したものである。チップオンチップ用パッド部セル２０内部の基本ゲート２４を形成するポリシリコン層および拡散層などは、他のゲートアレイ部１０の基本ゲート２４と同じレイアウトパターンが形成されているので、チップオンチップ用パッド部セル２０内部の基本ゲート２４を構成するトランジスタのＰＮ接合を静電破壊防止用ダイオードとして使用し、チップオンチップ用パッド部１９に接続したものである。チップオンチップ用パッド部セル２０はこの例では基本ゲート２４が７０個分の大きさが有り、静電気を流し出すダイオードの電流能力は静電破壊防止用として十分なものである。
【００２７】
図７にチップオンチップ用パッド部セル２０内のトランジスタの接続例を示す。本実施例では基本ゲート２４はＰＭＯＳトランジスタが２個とＮＭＯＳトランジスタが２個により構成され、チップオンチップ用パッド部セル２０内の合計１４０個のＰＭＯＳトランジスタと合計１４０個のＮＭＯＳトランジスタのソースとドレインは全て共通に電気的接続され、パッド部１９に接続されている。ＰＭＯＳトランジスタのゲートは全て電源ラインに電気的接続され、ＮＭＯＳトランジスタのゲートは全てＧＮＤラインに電気的接続されている。また、図示していないが、ＰＭＯＳトランジスタのバックゲートは全て電源ラインに電気的接続され、ＮＭＯＳトランジスタのバックゲートは全てＧＮＤラインに電気的接続されている。
【００２８】
本発明の第４実施例は第３の実施例とは別の静電破壊防止対策をしたものであり、図８に示す。チップオンチップ用パッド部１９を入出力端子として不使用のボンディングパッド１２に接続したものである。この接続は第３層メタル３２等を使用している。ボンディングパッド１２は静電破壊防止対策が予め行われているので、そこに接続することにより静電破壊防止対策が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体チップの上面図である。
【図２】本発明の第１実施例の半導体チップに他の半導体チップを積層した様子を示す上面図である。
【図３】本発明の半導体チップに使用されるチップオンチップ用パッド部と基本ゲートとの関係を示すレイアウト図である。
【図４】図３のＸ−Ｘ面に沿った断面図である。
【図５】本発明の第２実施例の半導体チップの上面図である。
【図６】本発明の第２実施例の半導体チップに他の半導体チップを積層した様子を示す上面図である。
【図７】本発明の第３の実施例に使用されるトランジスタの接続例である。
【図８】本発明の第４の実施例である半導体チップの上面図である。
【図９】従来におけるチップオンチップ構造を示す斜視図である。
【図１０】従来におけるエンベデッドアレイの上面図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｅ：エンベデッドアレイ
１ｄ：半導体チップ
２ａ：半導体メモリＩＣ等の他の半導体チップ
２ｂ，２ｃ：不揮発性メモリチップ
１０：ゲートアレイ部
１２：ボンディングパッド
１３：ボンディングワイヤ
１４：ＣＰＵ
１６：ＲＯＭ
１８：ＲＡＭ
１９：チップオンチップ用パッド部
２０：チップオンチップ用パッド部セル
２２：チップオンチップ用パッド部窓
２３：バンプ
２４：基本ゲート
３０：パッシベーション膜
３２：第３層メタル
３３：ビアホールコンタクト
３４：第２層メタル
３６：第１層メタル

Claims

複数の半導体チップを積層しかつ互いに電気的に接続した半導体装置において、少なくとも１つの半導体チップに論理回路を組み込むゲートアレイ部が設けられており、該ゲートアレイ部には隣り合う半導体チップに設けられたパッドと電気的接続するパッド部が設けられ、該パッド部は前記ゲートアレイ部の基本ゲートを用いて形成された少なくとも１個のダイオードと電気的接続されている半導体装置。
前記パッド部が前記ゲートアレイ部の１つのセルを形成している請求項１に記載の半導体装置。
前記ゲートアレイ部を有する半導体チップはコア部を有し、前記ゲートアレイ部が前記コア部の少なくとも相対する２辺の周辺側に配置されている請求項１または請求項２に記載の半導体装置。
前記ゲートアレイ部の少なくとも１辺が前記コア部の１辺の幅よりも広い請求項３に記載の半導体装置。
前記パッド部の少なくとも１個は前記ゲートアレイ部を有する半導体チップに設けられ且つ不使用のボンディングパッドと接続されている請求項１乃至４のいずれか１つに記載の半導体装置。