JPH0613589A - マスタースライス半導体装置 - Google Patents

マスタースライス半導体装置

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JPH0613589A
JPH0613589A JP16785492A JP16785492A JPH0613589A JP H0613589 A JPH0613589 A JP H0613589A JP 16785492 A JP16785492 A JP 16785492A JP 16785492 A JP16785492 A JP 16785492A JP H0613589 A JPH0613589 A JP H0613589A
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cell
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JP16785492A
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Kazuhiko Okawa
和彦 大川
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Original Assignee
Seiko Epson Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

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  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】ゲートアレイ構造を有するマスタースライス半
導体装置において、マクロセルの配置及びマクロセル間
配線に制限を与えることなく、配線効率の向上及び電源
電位の安定化をはかる。また格子状電源配線の中央付近
での電源電位の測定を可能とし、逆に電位を供給するこ
とも可能とする。 【構成】基本セル間に配置されたＰ＋，Ｎ＋ストッパー
をそれぞれ適当な間隔でゲート電極と同層からなる配線
帯に置き換え、配線として使用する。またこの配線帯を
基本セル内および基本セル列間で接続し、電源配線とし
て使用する。さらに配線帯をチップ中央部付近の基本セ
ル列間に配置し一端を格子状電源配線の中央部と接続
し、他端を基本セル領域と入出力セル領域間で金属配線
と接続してパッドと接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマスタースライス半導体
装置に関し、特にゲートアレイ構造を有するマスタース
ライス半導体装置に関する。
【０００２】
【従来の技術】従来のゲートアレイ構造を有するマスタ
ースライス半導体装置は、図７に示すように、１つある
いは複数個の、互いにソース・ドレイン領域１０５を共
有するＭＩＳＦＥＴ群ごと、あるいは複数のＭＩＳＦＥ
Ｔ群毎にＭＩＳＦＥＴ形成領域に電位を与えるための、
そのＭＩＳＦＥＴ形成領域と同じ導電型の不純物拡散領
域１０３が配置されていた。また図８に示すように、基
本セル列の第１及び第２導電型のＭＩＳＦＥＴ群のソー
ス・ドレイン領域上、あるいはその付近に第１および第
２の電位を与える第１金属配線層からなる主電源配線２
０２および主接地電源配線２０１が基本セル列方向に配
置され、この電源配線から不純物拡散領域を介してウエ
ルに電位が与えられていた。さらに第１金属配線層に直
交する方向に、第２金属配線層からなる補助電源配線
（図示せず）および補助接地電源配線４０２が配置さ
れ、同電位の電源配線同士がコンタクトホールを介して
交点付近で接続されて、格子状の電源配線を形成してい
た。
【０００３】
【発明が解決しようとする課題】微細化技術の進歩にと
もない、１つのチップ内に搭載されるＭＩＳＦＥＴ数が
飛躍的に増加しつつあるが、それと同時にチップ内に搭
載されるマクロセル数も増大し、それらを互いに接続す
るマクロセル間配線はマクロセル数の増加に対し指数的
に増加する傾向にある。ゲートアレイ構造を有するマス
タースライス半導体装置では、予め規則的に配列され、
造り込まれたＭＩＳＦＥＴ列上に多層の金属配線からな
る、論理を構成するためのマクロセルを配置し、マクロ
セルの持つ接続用端子同士をマクロセルを構成する多層
の金属配線と同じ金属配線によって、予め造り込まれた
配線領域を用いるか、あるいは基本セル上を配線領域と
して結線を行なう。計算機を使用した配置・配線技術の
進歩にともない、１チップ内に配置されるマクロセル間
配線の配線密度が非常に高くなってきている。したがっ
てチップの規模が大きくなってくると、チップ内に搭載
されているトランジスタ数に比べマクロセルの数がさほ
ど大きくない場合にもマクロセル間を結線することがで
きずマスターバルクのサイズを大きくせねばならない場
合も発生する。また、１度はマクロセルの配置配線が終
了していたとしても、仕様変更等で回路が変更となりマ
クロセル数が増加した場合には、マクロセルの増加にと
もなうマクロセル配置領域の増加分よりも、マクロセル
数の増加にともなうマクロセル間配線数の指数的な増加
量が原因となり、マクロセル間配線時に未結線配線が発
生し、作業ミスの恐れをともなうマニュアル操作による
配置配線作業を行うか、マスターバルクのサイズを１サ
イズ大きくして配置配線を再度行わねばならず、チップ
利用率の低下を招くこととなる。
【０００４】また、通常、マスタースライス型の半導体
装置においては、マクロセルに直接電位を供給するため
第１金属配線層で形成される主電源配線に対して、これ
と直交する方向に第２金属配線層以降の配線層により形
成される補助電源配線が配置され、同電位の電源配線同
士をコンタクトホールを介して接続することにより、格
子状となった電源配線によって電位供給がなされるが、
チップサイズが大きくなった場合、あるいは消費電力が
非常に大きな場合などには補助電源配線の本数をより多
く配置せねばならなくなる。このことは必然的にマクロ
セル間配線のための領域の削減およびマクロセル配置上
の制約につながり、実質的にチップ利用率の低下を招く
こととなる。
【０００５】
【課題を解決するための手段】本発明によるマスタース
ライス半導体装置は、入出力セルが複数個配列されて外
部セル領域をなし、基本セルが第１の方向に複数個配列
されて基本セル列をなし、前記基本セル列が前記第１の
方向に垂直な第２の方向に複数列配置されて内部セル領
域をなし、複数の前記基本セルと複数層からなる金属配
線層によりマクロセルが構成されて論理をなし、前記基
本セルは、互いにソース・ドレイン領域を共有する複数
個の第１導電型の第１のＭＩＳ電界効果トランジスタ
（以下ＭＩＳＦＥＴ）群と、互いにソース・ドレイン領
域を共有する複数個の第２導電型の第２のＭＩＳＦＥＴ
群とからなり、隣接する前記基本セルの第１導電型のＭ
ＩＳＦＥＴ群との間には第２導電型の不純物拡散領域が
配置され、隣接する基本セルの第２導電型のＭＩＳＦＥ
Ｔ群との間には第１導電型の不純物拡散領域が形成さ
れ、前記基本セル列は、間隔をおいて、前記第１の不純
物拡散領域の配置されるべき領域に前記第１のＭＩＳＦ
ＥＴ群のゲート電極と同一層からなる第１の配線帯を配
置し、間隔をおいて前記第２の不純物拡散領域の配置さ
れるべき領域に前記第２のＭＩＳＦＥＴ群のゲート電極
と同一層からなる第２の配線帯を配置したことを特徴と
する。また前記第１及び第２の配線帯は前記第１あるい
は第２のＭＩＳＦＥＴ群のゲート電極と同一層で接続さ
れ、さらに隣接して配置される基本セル列の配線帯とも
前記第１あるいは第２のＭＩＳＦＥＴ群のゲート電極と
同一層で接続されていてもよい。
【０００６】さらに本発明によるマスタースライス半導
体装置は、前記第１の方向に第１金属配線層により形成
される第１の電位の主電源配線と第２の電位の主電源配
線とが配置され、前記第２の方向に配置された第２金属
配線層以降の金属配線層からなる第１の電位の補助電源
配線と第２の電位の補助電源配線とが配置され、前記第
１の主電源配線と第１の補助電源配線は交点においてコ
ンタクトホールを介して互いに接続され、前記第２の主
電源配線と第２の補助電源配線は交点においてコンタク
トホールを介して互いに接続され、前記内部セル領域の
中央付近に配置された前記基本セル列間には、前記第１
の方向に延長され、前記基本セルを構成するＭＩＳＦＥ
Ｔのゲート電極と同一層からなる配線帯が配置され、前
記配線帯の一端は前記基本セル領域外に第１の端子接続
領域を有し、他端は前記基本セル領域の中央部付近に第
２の端子接続領域を有することを特徴とし、前記第２の
端子接続領域はコンタクトホールを介して前記第１ある
いは第２の主電源配線と電気的に接続され、前記第１の
端子接続領域はコンタクトホールを介して金属配線層に
よりパッドに電気的に接続されていることを特徴とす
る。
【０００７】
【実施例】以下本発明における実施例を図１、図２、図
３、図４、図５及び図６を用いて説明する。図１（ａ）
は本発明によるゲートアレイ構造を有するマスタースラ
イス半導体装置の１つめの実施例の基本セル列の部分図
であり、図１（ｂ）は、Ａ−Ｂ間における断面図であ
る。１０３はＮ型ＭＩＳＦＥＴ形成領域に形成され、Ｎ
型ＭＩＳＦＥＴ形成領域電位の安定化をはかるためのＮ
型不純物拡散領域（以下Ｐ＋型ストッパー）であり、１
０６はＰ型ＭＩＳＦＥＴ形成領域に形成され、Ｐ型ＭＩ
ＳＦＥＴ形成領域の電位の安定化をはかるためのＮ型不
純物拡散領域（以下Ｎ＋ストッパー）であり、１０４は
ポリシリコン等で構成されるＮ型ＭＩＳＦＥＴのゲート
電極およびゲート端子取り出し部である。また１０５は
互いにソース・ドレイン領域を共有し合う、Ｎ型ＭＩＳ
ＦＥＴのソース・ドレイン領域である。ここで１０１は
従来例図７において、Ｐ＋ストッパーが配置されるべき
領域に形成された、ポリシリコン等の材質からなり、ゲ
ート電極と同時に形成された配線帯である。同様にＰ型
ＭＩＳＦＥＴ形成領域にはＮ＋ストッパーが形成される
べき領域にゲート電極と同時に形成された配線帯１０２
が形成されている。配線帯がＰ＋およびＮ＋ストッパー
にかわって配置される間隔は基本セル構成によって異な
るが、基本セル毎にストッパーが配置されている構成に
対しては、１つあるいは２つおきに配線帯を配置しても
ストッパーとしての役割を十分にはたすことができる。
図２は本発明による配線帯の使用例である。図２（ａ）
は本発明による１つめの実施例の基本セル列の１部分で
あり、実際に２層金属配線を有するマスタースライス半
導体装置において論理回路を構成したパターン図であ
る。２０１は第１金属配線層による主接地電源配線、２
０２は同じく第１金属配線層による主電源配線である。
ここでは３つの基本セルが図示されているが図面左か
ら、２入力ＮＡＮＤゲート、インバーター、２入力ＮＯ
Ｒゲートが、それぞれ第１金属配線層によって、ＭＩＳ
ＦＥＴのソース・ドレイン領域およびゲート端子取り出
し部とをコンタクトホールにより接続することによって
論理を構成している。図２（ｂ）は上記３つの論理回路
の接続を示す回路図であり、２入力ＮＯＲゲートとイン
バータの出力が２入力ＮＡＮＤゲートの２入力となって
いる。ここで図２（ａ）において、２入力ＮＡＮＤが構
成されている基本セル上に既に他のマクロセル同士を接
続するための第２金属配線層によるマクロセル間配線が
配置されており、２入力ＮＡＮＤの出力Ｘを第１及び第
２金属配線層を使用して、次のマクロセルの入力端子に
接続することは不可能である。そこで２入力ＮＡＮＤの
出力Ｘを第１金属配線層による配線２０９によって引出
し、コンタクトホール２１０を介して配線帯２０８に接
続し、主電源配線２０２の配線下を通してコンタクトホ
ール２１１から第１金属配線層２１２に接続することに
よって、出力Ｘに続く論理回路の入力に接続することが
できる。これによって本来ならば接続不可能である端子
に対しての接続が可能となり、配線効率の向上がはから
れている。またこの配線帯はその表面に金属膜を形成し
シリコンと融合させることによってシリサイド構造とす
ることで配線抵抗を減少させ、より配線としての適正を
高めることも可能である。さらにこの配線帯はマクロセ
ル間配線としてだけではなく、マクロセル内配線として
使用することも可能であり、この場合には抵抗値を低く
抑えて金属配線層と同様に使用する場合と、抵抗値を大
きくし、マクロセル内の抵抗として使用することも可能
である。
【０００８】図３（ａ）は本発明によるゲートアレイ構
造を有するマスタースライス半導体装置の２つめの実施
例の基本セル列の部分図であり、図３（ｂ）は、Ａ’−
Ｂ’間における断面図である。１つめの実施例と同じ
く、１０３はＮ型ＭＩＳＦＥＴ形成領域に形成され、基
板電位の安定化をはかるためのＰ＋ストッパ−であり、
１０４はポリシリコン等で構成されるＮ型ＭＩＦＥＴの
ゲート電極およびゲート端子取り出し部である。また１
０５は互いにソース・ドレイン領域を共有し合うＮ型Ｍ
ＩＳＦＥＴのソース・ドレイン領域である。ここで３０
１は従来例図７において、Ｎ型およびＰ型不純物拡散領
域が配置されるべき領域に形成された、ポリシリコン等
の材質からなり、ゲート電極と同時に形成された配線帯
であり、隣接する基本セル列の配線帯とも予め接続され
ている。配線帯３０１は少なくとも基本セル列複数列分
よりも長いものでなければならないが、内部セル領域全
てにわたって連続している必要はなく、途中切断されて
いてもかまわない。配線帯を内部セル領域ですべて接続
した場合、図４に示すように、この配線帯は第１金属配
線層による主接地電源配線２０１および主電源配線２０
２と垂直な方向に配置され、補助電源配線として使用さ
れる。ここで示す配線帯４０１は接地電位を供給してお
り、等電位である主接地電源配線２０１とその交点にお
いてコンタクトホールを介して電気的に接続され、互い
に電位を補い合っている。この配線帯４０１に対し、同
様に補助電源配線として使用される配線帯は当然のこと
ながらいくつかの基本セルおきに、ストッパーが配置さ
れるべき領域に配置され、主接地電源とコンタクトホー
ルを介して電気的に接続されて格子状電源配線を形成し
ている。これによってマクロセルの配置制限およびマク
ロセル間配線の配線効率を低下させずに格子状電源配線
を形成し、格子状に配置された電源配線及び接地電源配
線はあらゆる方向から電流が流れ込み装置全体の電位が
安定する。さらにここでは図示されていないが、配線帯
４０１上にこの配線帯に与えられる電位とは反対の電位
の電源配線あるいは接地電源配線を平行に配置すること
によって配線間容量が増加し、電源電位の安定化をはか
ることが可能となる。またこの配線帯の内１本を内部セ
ル領域の中央付近で１箇所あるいは数カ所主電源配線と
接続し、内部セル領域外で金属配線を介してパッドに引
き出すことによって内部回路動作時の装置中央部付近の
電源配線の電圧降下を測定することが可能となり、マク
ロセル間配線効率になんら影響を与えずに電源配線が不
足しているかどうかを確認することが可能となる。さら
にこのとき接続されるパッドは装置の動作にはなんら関
係のない未使用パッドを用い、ウエファー状態での試験
時のみに確認し実装時には接続せずに放置することでピ
ン数を増加させることもない。さらに配線が複数列分の
長さで分離されている場合には、実施例１と同様にマク
ロセル間配線として使用することによって、マクロセル
の配置・配線になんら影響を与えることなく、配線効率
を向上させることができる。
【０００９】図５（ａ）は本発明によるゲートアレイ構
造を有するマスタースライス半導体装置の３つめの実施
例の図である。５０１は装置外部と電気的に接続するた
めのパッドであり、装置周辺部に入出力セル５０２が規
則的に配置され、その内側には基本セル５０３が規則的
に配列されて基本セル列をなし、この基本セル列が複数
列配列されて基本セル領域を形成しており、装置中央付
近の基本セル列に沿って、ゲート電極と同時に形成され
る配線帯が配置されている。この時配線帯は基本セル列
間にわずか１配線領域分の領域が有れば十分であり、チ
ップ全体からみた増加分はほとんど無いに等しい。図６
（ａ）はこの配線帯のを含むチップ周辺部の拡大図であ
り、基本セル列５０４の列間に配置された配線帯５０５
は１配線領域（１グリッド）分の巾を有し、基本セル列
と入出力セル領域との間に第１金属配線層との接続領域
が配置されコンタクトホール６０３を介して第１金属配
線層による金属配線６０２によってパッド６０１に接続
されている。ここでパッド６０１は装置自体の動作とは
なんら関係の無い、使用されないパッドでありパッケー
ジに実装される時にはリードフレームにはボンディング
されず、貴重なリードフレームのピン端子を無駄にする
ことはない。図６（ｂ）はチップ中央部付近の拡大図で
ある。第１金属配線層による主電源配線６０８および主
接地電源配線は交互に配置され、これらと垂直な方向に
は第二金属配線層による補助電源配線６０６および補助
接地電源配線６０７が配置され、各々が同電位の配線の
交点においてコンタクトホールを介して接続されて格子
状の電源配線を構成している。この格子状電源配線の中
央付近において、本発明による配線帯５０５は第１金属
配線層による主電源配線にコンタクトホール配置領域６
０４に配置されたをコンタクトホール介して接続されて
いる。同様に配線帯５０６はコンタクトホール配置領域
６０５に配置されたコンタクトホールを介して主接地電
源配線に接続されている。これによって電圧降下が最大
になるであろう格子状電源配線の中央部における接地電
位と電源電位間の電位差をピン端子を増加させることな
く、かつチップ面積の増加および配置配線に影響を与え
ることなく測定することが可能となる。またこの配線帯
の幅を１グリッド分ではなく複数グリッド分の幅としパ
ッドを電源パッドとして電位を与えることで、電圧降下
が最大となるチップ中央部に直接電位を与えることがで
き、電圧降下を補うことが可能となる。
【００１０】
【発明の効果】以上に示したように本発明によれば、従
来基板に電位を与えるために基本セル間に配置されてい
たＰ＋型およびＮ＋型ストッパーを複数個おきにゲート
電極と同時に同一材料から形成されるストッパーと同程
度の長さの配線帯を配置することによってマクロセル間
配線として使用し、配線効率の向上をはかることができ
る。またこの配線帯をマクロセル内配線として使用する
ことも可能であり、抵抗として用いることもできる。さ
らにこの配線帯を基本セル内で接続し、基本セル間でも
接続することによって電源配線とし、基本セル上あるい
はその付近に配置されている第１金属配線層からなる電
源配線と接続することで格子状電源配線を構成すること
ができる。これによって配置配線効率を低下させること
なく電源電位の安定化をはかることが可能となる。
【００１１】また、装置中央付近に配置された基本セル
列間に基本セル列方向に配線帯を配置し、この配線帯の
一端を金属配線層により構成された格子状電源の中央付
近で電源配線に接続し、他端を内部セル領域と入出力セ
ル領域との間で金属配線に接続し、さらに未使用パッド
に接続することによってチップ中央部の電圧降下を配置
配線効率を低下させることなく測定することが可能とな
る。またこの配線帯の幅を１グリッド分ではなく複数グ
リッド分の幅としパッドを電源パッドとして電位を与え
ることで、電圧降下が最大となるチップ中央部に直接電
位を与えることができ、配置配線に対してなんら制限を
加えずに電圧降下を補うことが可能となる。
【図面の簡単な説明】
【図１】 本発明によるゲートアレイ構造を有する、マ
スタースライス半導体装置の第１の実施例の基本セル列
のレイアウト図およびその断面図である。
【図２】 本発明による第１の実施例の配線レイアウト
図とその等価回路図である。
【図３】 本発明によるゲートアレイ構造を有する、マ
スタースライス半導体装置の第２の実施例の基本セル列
のレイアウト図およびその断面図である。
【図４】 本発明による第２の実施例の電源配線のレイ
アウト図である。
【図５】 本発明によるゲートアレイ構造を有する、マ
スタースライス半導体装置の第３の実施例のチップ全体
図である。
【図６】 本発明による第３の実施例の内部セル領域と
入出力セル領域の拡大図とチップ中央部の拡大図であ
る。
【図７】 従来のゲートアレイ構造を有する、マスター
スライス半導体装置の基本セル列のレイアウト図および
その断面図である。
【図８】 従来のゲートアレイ構造を有する、マスター
スライス半導体装置の電源配線のレイアウト図である。
【符号の説明】
１０１，１０２：配線帯 １０３：Ｐ＋型ストッパー １０４：Ｎ型ＭＩＳＦＥＴのゲート電極 １０５：Ｎ型ＭＩＳＦＥＴのソース・ドレイン領域 １０６：Ｐ型ＭＩＳＦＥＴのソース・ドレイン領域 １０７：Ｐ型ＭＩＳＦＥＴ形成領域 １０８：基板 ２０１：主接地電源配線 ２０２：主電源配線 ２０３，２０９，２１１：第１金属配線層による配線 ２０４，２１０，２１２：ゲート端子取り出し部あるい
はソース・ドレイン領域と第１金属配線層とを接続する
コンタクトホール ２０５：第１金属配線層と第２金属配線層とを接続する
コンタクトホール ２０６：第２金属配線層による配線 ２０７，２０８：配線帯 ３０１：配線帯 ４０１：配線帯 ４０２：配線帯と第１金属配線層とを接続するコンタク
トホール ４０３：Ｐ＋型ストッパー ５０１：パッド ５０２：入出力セル領域 ５０３：基本セル ５０４：基本セル列 ５０５，５０６：配線帯 ６０１：パッド ６０２：第１金属配線層による配線 ６０３，６０４，６０５：配線帯と第一金属配線層とを
接続するコンタクトホール ６０６：第２金属配線層による補助電源配線 ６０７：第２金属配線層による補助接地電源配線 ６０８：第１金属配線層による主電源配線 ６０９：第１金属配線層による主接地電源配線 ８０１：第１金属配線層による主接地電源配線

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入出力セルが複数個配列されて外部セル
    領域をなし、基本セルが第１の方向に複数個配列されて
    基本セル列をなし、前記基本セル列が前記第１の方向に
    垂直な第２の方向に複数列配置されて内部セル領域をな
    し、複数の前記基本セルと複数層からなる金属配線層に
    よりマクロセルが構成されて論理をなすマスタースライ
    ス半導体装置において、前記基本セルは、互いにソース
    ・ドレイン領域を共有する複数個の第１導電型の第１の
    ＭＩＳ電界効果トランジスタ（以下ＭＩＳＦＥＴ）群
    と、互いにソース・ドレイン領域を共有する複数個の第
    ２導電型の第２のＭＩＳＦＥＴ群とからなり、隣接する
    前記基本セルの第１導電型のＭＩＳＦＥＴ群との間には
    第２導電型の不純物拡散領域が配置され、隣接する基本
    セルの第２導電型のＭＩＳＦＥＴ群との間には第１導電
    型の不純物拡散領域が形成され、前記基本セル列は、間
    隔をおいて、前記第１の不純物拡散領域の配置されるべ
    き領域に前記第１のＭＩＳＦＥＴ群のゲート電極と同一
    層からなる第１の配線帯を配置し、間隔をおいて、前記
    第２の不純物拡散領域の配置されるべき領域に前記第２
    のＭＩＳＦＥＴ群のゲート電極と同一層からなる第２の
    配線帯を配置したことを特徴とするマスタースライス半
    導体装置。
  2. 【請求項２】 入出力セルが複数個配列されて外部セル
    領域をなし、基本セルが第１の方向に複数個配列されて
    基本セル列をなし、前記基本セル列が前記第１の方向に
    垂直な第２の方向に複数列配置されて内部セル領域をな
    し、複数の前記基本セルと複数層からなる金属配線層に
    よりマクロセルが構成されて論理をなすマスタースライ
    ス半導体装置において、前記基本セルは、互いにソース
    ・ドレイン領域を共有する複数個の第１導電型の第１の
    ＭＩＳＦＥＴ群と、互いにソース・ドレイン領域を共有
    する複数個の第２導電型の第２のＭＩＳＦＥＴ群とから
    なり、隣接する前記基本セルの第１導電型のＭＩＳＦＥ
    Ｔ群との間には第２導電型の不純物拡散領域が配置さ
    れ、隣接する基本セルの第２導電型のＭＩＳＦＥＴ群と
    の間には第１導電型の不純物拡散領域が形成され、前記
    基本セル列は、間隔をおいて、前記第１の不純物拡散領
    域の配置されるべき領域に前記第１のＭＩＳＦＥＴ群の
    ゲート電極と同一層からなる第１の配線帯を配置し、間
    隔をおいて前記第２の不純物拡散領域の配置されるべき
    領域に前記第２のＭＩＳＦＥＴ群のゲート電極と同一層
    からなる第２の配線帯を配置し、前記第１の配線帯と第
    ２の配線帯は前記第１あるいは第２のＭＩＳＦＥＴ群の
    ゲート電極と同一層で接続され、さらに隣接して配置さ
    れる基本セル列の配線帯とも前記第１あるいは第２のＭ
    ＩＳＦＥＴ群のゲート電極と同一層で接続されているこ
    とを特徴とするマスタースライス半導体装置。
  3. 【請求項３】 請求項２記載のマスタースライス半導体
    装置において前記配線帯上には金属配線による電源配線
    が並設されていることを特徴とするマスタースライス半
    導体装置。
  4. 【請求項４】 入出力セルが複数個配列されて外部セル
    領域をなし、基本セルが第１の方向に複数個配列されて
    基本セル列をなし、前記基本セル列が前記第１の方向に
    垂直な第２の方向に複数列配置されて内部セル領域をな
    し、複数の前記基本セルと複数層からなる金属配線層に
    よりマクロセルが構成されて論理をなすマスタースライ
    ス半導体装置において、前記第１の方向に第１金属配線
    層により形成される第１の電位の主電源配線と第２の電
    位の主電源配線とが配置され、前記第１の方向あるいは
    第２の方向に配置された第２金属配線層以降の金属配線
    層からなる第１の電位の補助電源配線と第２の電位の補
    助電源配線とが配置され、前記第１の主電源配線と第１
    の補助電源配線は交点においてコンタクトホールを介し
    て互いに接続され、前記第２の主電源配線と第２の補助
    電源配線は交点においてコンタクトホールを介して互い
    に接続され、前記内部セル領域の中央付近に配置された
    前記基本セル列間には、前記第１の方向に延長され、前
    記基本セルを構成するＭＩＳＦＥＴのゲート電極と同一
    層からなる配線帯が配置され、前記配線帯の一端は前記
    基本セル領域外に第１の端子接続領域を有し、他端は前
    記基本セル領域の中央部付近に第２の端子接続領域を有
    することを特徴とするマスタースライス半導体装置。
  5. 【請求項５】請求項４記載のマスタースライス半導体装
    置において、前記第２の端子接続領域はコンタクトホー
    ルを介して前記第１あるいは第２の主電源配線と電気的
    に接続されていることを特徴とするマスタースライス半
    導体装置。
  6. 【請求項６】請求項４および請求項５記載のマスタース
    ライス半導体装置において、前記第１の端子接続領域は
    コンタクトホールを介して金属配線層によりパッドに電
    気的に接続されていることを特徴とするマスタースライ
    ス半導体装置。
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