JP2002270779A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002270779A JP2002270779A JP2001071700A JP2001071700A JP2002270779A JP 2002270779 A JP2002270779 A JP 2002270779A JP 2001071700 A JP2001071700 A JP 2001071700A JP 2001071700 A JP2001071700 A JP 2001071700A JP 2002270779 A JP2002270779 A JP 2002270779A
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- semiconductor chip
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Abstract
(57)【要約】
【課題】半導体チップのダイサイズを増大させることな
く、ＩＯパッドの配置を高密度化する。 【解決手段】半導体チップの外周部に、外部との電気的
なやり取りを行うための複数の入出力回路をリング状に
配列したＩＯ領域を配置する。ここで、各々の入出力回
路は、入出力バッファであるＩＯセルと、この半導体装
置の外部との電気的な接続を行うための電極であるＩＯ
パッドとを備える。そして、全ての入出力回路のＩＯセ
ルは、半導体チップの外周部にリング状に配列され、全
ての入出力回路のＩＯパッドは、リング状に配列された
ＩＯセルを挟んで千鳥状に配置されている。
く、ＩＯパッドの配置を高密度化する。 【解決手段】半導体チップの外周部に、外部との電気的
なやり取りを行うための複数の入出力回路をリング状に
配列したＩＯ領域を配置する。ここで、各々の入出力回
路は、入出力バッファであるＩＯセルと、この半導体装
置の外部との電気的な接続を行うための電極であるＩＯ
パッドとを備える。そして、全ての入出力回路のＩＯセ
ルは、半導体チップの外周部にリング状に配列され、全
ての入出力回路のＩＯパッドは、リング状に配列された
ＩＯセルを挟んで千鳥状に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＯ（入出力）パ
ッドの配置を工夫して、半導体チップのダイサイズが削
減された半導体装置に関するものである。
ッドの配置を工夫して、半導体チップのダイサイズが削
減された半導体装置に関するものである。
【０００２】
【従来の技術】図２に一例を示すように、従来より、半
導体チップの周辺部にＩＯパッド１６を千鳥状に配置
し、半導体装置の多ピン化に伴ってＩＯパッド１６を高
密度に配置する技術が知られている。
導体チップの周辺部にＩＯパッド１６を千鳥状に配置
し、半導体装置の多ピン化に伴ってＩＯパッド１６を高
密度に配置する技術が知られている。
【０００３】同図は、半導体チップのコア領域を取り囲
むように、その外周部にリング状に配列されたＩＯ領域
の一部分を表したものである。図中、ＩＯ領域には、入
出力バッファであるＩＯセル１４と、この半導体装置の
外部との電気的な接続を行うための電極であるＩＯパッ
ド１６とから構成される５つの入出力回路１２が配列さ
れ、各々の入出力回路１２のＩＯセル１４は、各々対応
するＩＯパッド１６にメタル配線１８を介して接続され
ている。
むように、その外周部にリング状に配列されたＩＯ領域
の一部分を表したものである。図中、ＩＯ領域には、入
出力バッファであるＩＯセル１４と、この半導体装置の
外部との電気的な接続を行うための電極であるＩＯパッ
ド１６とから構成される５つの入出力回路１２が配列さ
れ、各々の入出力回路１２のＩＯセル１４は、各々対応
するＩＯパッド１６にメタル配線１８を介して接続され
ている。
【０００４】ここで、ＩＯ領域に含まれる全ての入出力
回路１２のＩＯセル１４は、半導体チップの外周部にリ
ング状に配列され、ＩＯパッド１６は、リング状に配列
されたＩＯセル１４の外側（半導体チップの端部側）に
２列の千鳥状に配置されている。図示例の場合、ＩＯパ
ッド１６（１，３，５）はそれぞれＩＯセル１４（１，
３，５）の外側に配置され、ＩＯパッド１６（２，４）
は、ＩＯパッド１６（１，３，５）のさらに外側に配置
されている。
回路１２のＩＯセル１４は、半導体チップの外周部にリ
ング状に配列され、ＩＯパッド１６は、リング状に配列
されたＩＯセル１４の外側（半導体チップの端部側）に
２列の千鳥状に配置されている。図示例の場合、ＩＯパ
ッド１６（１，３，５）はそれぞれＩＯセル１４（１，
３，５）の外側に配置され、ＩＯパッド１６（２，４）
は、ＩＯパッド１６（１，３，５）のさらに外側に配置
されている。
【０００５】
【発明が解決しようとする課題】上述する半導体装置２
０では、半導体チップの外周部に、リング状に配列され
たＩＯセル１４の外側にＩＯパッド１６を千鳥状に配置
したことにより、ＩＯパッド１６の配置を高密度化する
ことができるので、多ピン化に対応しやすいという利点
がある。しかし逆に、リング状に配列されたＩＯセル１
４の外側にＩＯパッド１６を千鳥状に配置した分だけ、
半導体チップのダイサイズが大きくなるという問題点が
あった。
０では、半導体チップの外周部に、リング状に配列され
たＩＯセル１４の外側にＩＯパッド１６を千鳥状に配置
したことにより、ＩＯパッド１６の配置を高密度化する
ことができるので、多ピン化に対応しやすいという利点
がある。しかし逆に、リング状に配列されたＩＯセル１
４の外側にＩＯパッド１６を千鳥状に配置した分だけ、
半導体チップのダイサイズが大きくなるという問題点が
あった。
【０００６】本発明の目的は、前記従来技術に基づく問
題点を解消し、半導体チップのダイサイズを増大させる
ことなく、ＩＯパッドの配置を高密度化することができ
る半導体装置を提供することにある。
題点を解消し、半導体チップのダイサイズを増大させる
ことなく、ＩＯパッドの配置を高密度化することができ
る半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体チップの外周部に、外部との電気
的なやり取りを行うための複数の入出力回路をリング状
に配列したＩＯ領域を配置した半導体装置であって、各
々の前記入出力回路は、入出力バッファであるＩＯセル
と、この半導体装置の外部との電気的な接続を行うため
の電極であるＩＯパッドとを備え、全ての前記入出力回
路のＩＯセルは、前記半導体チップの外周部にリング状
に配列され、全ての前記入出力回路のＩＯパッドは、リ
ング状に配列された前記ＩＯセルを挟んで千鳥状に配置
されていることを特徴とする半導体装置を提供するもの
である。
に、本発明は、半導体チップの外周部に、外部との電気
的なやり取りを行うための複数の入出力回路をリング状
に配列したＩＯ領域を配置した半導体装置であって、各
々の前記入出力回路は、入出力バッファであるＩＯセル
と、この半導体装置の外部との電気的な接続を行うため
の電極であるＩＯパッドとを備え、全ての前記入出力回
路のＩＯセルは、前記半導体チップの外周部にリング状
に配列され、全ての前記入出力回路のＩＯパッドは、リ
ング状に配列された前記ＩＯセルを挟んで千鳥状に配置
されていることを特徴とする半導体装置を提供するもの
である。
【０００８】ここで、前記半導体チップは、パッケージ
の基板にフリップチップ接合して実装されているのが好
ましい。
の基板にフリップチップ接合して実装されているのが好
ましい。
【０００９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
【００１０】図１は、本発明の半導体装置のＩＯ領域周
辺を表す一例の部分概念図である。同図に示す半導体装
置１０は、半導体チップの一部分を表したもので、その
中央部には、所定の機能を実現する論理回路等を含むコ
ア領域が配置され、このコア領域を取り囲むように、半
導体チップの外周部に、外部との電気的なやり取りを行
うための複数の入出力回路１２をリング状に配列したＩ
Ｏ（入出力）領域が配置されている。
辺を表す一例の部分概念図である。同図に示す半導体装
置１０は、半導体チップの一部分を表したもので、その
中央部には、所定の機能を実現する論理回路等を含むコ
ア領域が配置され、このコア領域を取り囲むように、半
導体チップの外周部に、外部との電気的なやり取りを行
うための複数の入出力回路１２をリング状に配列したＩ
Ｏ（入出力）領域が配置されている。
【００１１】ここで、各々の入出力回路１２は、入出力
バッファであるＩＯセル１４と、この半導体装置の外部
との電気的な接続を行うための電極であるＩＯパッド１
６とから構成されている。また、各々の入出力回路１２
のＩＯセル１４は、各々対応するＩＯパッド１６にメタ
ル配線１８を介して接続されている。なお、図示を省略
しているが、各々の入出力回路１２のＩＯセル１４は、
コア領域に配置された論理回路等にもメタル配線を介し
て接続されている。
バッファであるＩＯセル１４と、この半導体装置の外部
との電気的な接続を行うための電極であるＩＯパッド１
６とから構成されている。また、各々の入出力回路１２
のＩＯセル１４は、各々対応するＩＯパッド１６にメタ
ル配線１８を介して接続されている。なお、図示を省略
しているが、各々の入出力回路１２のＩＯセル１４は、
コア領域に配置された論理回路等にもメタル配線を介し
て接続されている。
【００１２】また、全ての入出力回路１２のＩＯセル１
４は、コア領域を取り囲むように、半導体チップの外周
部にリング状に配列され、ＩＯパッド１６は、リング状
に配列されたＩＯセル１４を挟んで千鳥状に配置されて
いる。図示例の場合、ＩＯパッド１６（２，４）はそれ
ぞれＩＯセル１４（２，４）の外側に配置され、ＩＯパ
ッド１６（１，３，５）はそれぞれＩＯセル１４（１，
３，５）の内側のコア領域に配置されている。
４は、コア領域を取り囲むように、半導体チップの外周
部にリング状に配列され、ＩＯパッド１６は、リング状
に配列されたＩＯセル１４を挟んで千鳥状に配置されて
いる。図示例の場合、ＩＯパッド１６（２，４）はそれ
ぞれＩＯセル１４（２，４）の外側に配置され、ＩＯパ
ッド１６（１，３，５）はそれぞれＩＯセル１４（１，
３，５）の内側のコア領域に配置されている。
【００１３】半導体装置１０では、半導体チップの外周
部に、入出力回路１２をリング状に配列するため、ＩＯ
パッド１６の個数に応じて半導体チップの最小サイズが
決定される。このため、ＩＯパッド１６の個数が多い場
合には、コア領域に、論理回路等が配置されていない空
き領域が存在する場合も多々ある。このように、ＩＯパ
ッド１６の個数により半導体チップのダイサイズが決定
される場合、本発明では、パッドネックの半導体装置と
いう。
部に、入出力回路１２をリング状に配列するため、ＩＯ
パッド１６の個数に応じて半導体チップの最小サイズが
決定される。このため、ＩＯパッド１６の個数が多い場
合には、コア領域に、論理回路等が配置されていない空
き領域が存在する場合も多々ある。このように、ＩＯパ
ッド１６の個数により半導体チップのダイサイズが決定
される場合、本発明では、パッドネックの半導体装置と
いう。
【００１４】図２に示す従来の半導体装置２０では、リ
ング状に配列されたＩＯセル１４の外側にＩＯパッド１
６を千鳥状に配置するので、その分、半導体チップのダ
イサイズが増大する。これに対し、図１に示す本発明の
半導体装置１０では、パッドネックの半導体装置におい
て、従来、リング状に配列されたＩＯセル１４の外側に
配置されていたＩＯパッド１６の一部を、コア領域の空
き領域に配置するので、その分、半導体チップのダイサ
イズを削減することができる。
ング状に配列されたＩＯセル１４の外側にＩＯパッド１
６を千鳥状に配置するので、その分、半導体チップのダ
イサイズが増大する。これに対し、図１に示す本発明の
半導体装置１０では、パッドネックの半導体装置におい
て、従来、リング状に配列されたＩＯセル１４の外側に
配置されていたＩＯパッド１６の一部を、コア領域の空
き領域に配置するので、その分、半導体チップのダイサ
イズを削減することができる。
【００１５】なお、半導体チップをパッケージに実装す
る場合、ＩＯパッド１６とパッケージのリードフレーム
とをボンディングワイヤーで接続してもよいし、バンプ
を介して、半導体チップとフリップチップＢＧＡ（ボー
ルグリッドアレイ）等のパッケージの基板とをフリップ
チップ接合してもよい。半導体チップとパッケージをフ
リップチップ接合する場合、全てのＩＯパッド１６を、
リング状に配列されたＩＯセル１４の内側すなわちコア
領域に配置することも可能である。
る場合、ＩＯパッド１６とパッケージのリードフレーム
とをボンディングワイヤーで接続してもよいし、バンプ
を介して、半導体チップとフリップチップＢＧＡ（ボー
ルグリッドアレイ）等のパッケージの基板とをフリップ
チップ接合してもよい。半導体チップとパッケージをフ
リップチップ接合する場合、全てのＩＯパッド１６を、
リング状に配列されたＩＯセル１４の内側すなわちコア
領域に配置することも可能である。
【００１６】本発明の半導体装置は、基本的に以上のよ
うなものである。以上、本発明の半導体装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
うなものである。以上、本発明の半導体装置について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【００１７】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置は、全ての入出力回路のＩＯセルを半導体チップ
の外周部にリング状に配列し、全ての入出力回路のＩＯ
パッドを、リング状に配列されたＩＯセルを挟んで千鳥
状に配置するようにしたものである。これにより、本発
明の半導体装置によれば、ＩＯパッドを千鳥状に配置す
るのでＩＯパッドの配置を高密度化できるし、しかも、
コア領域の空き領域にＩＯパッドの一部を配置するの
で、その分、半導体チップのダイサイズを削減すること
ができ、コストを削減することができるという効果があ
る。
体装置は、全ての入出力回路のＩＯセルを半導体チップ
の外周部にリング状に配列し、全ての入出力回路のＩＯ
パッドを、リング状に配列されたＩＯセルを挟んで千鳥
状に配置するようにしたものである。これにより、本発
明の半導体装置によれば、ＩＯパッドを千鳥状に配置す
るのでＩＯパッドの配置を高密度化できるし、しかも、
コア領域の空き領域にＩＯパッドの一部を配置するの
で、その分、半導体チップのダイサイズを削減すること
ができ、コストを削減することができるという効果があ
る。
【図１】 本発明の半導体装置のＩＯ領域周辺を表す一
例の部分概念図である。
例の部分概念図である。
【図２】 従来の半導体装置のＩＯ領域周辺を表す一例
の部分概念図である。
の部分概念図である。
１０，２０ 半導体装置 １２ 入出力回路 １４ ＩＯセル １６ ＩＯパッド １８ メタル配線
Claims (2)
- 【請求項１】半導体チップの外周部に、外部との電気的
なやり取りを行うための複数の入出力回路をリング状に
配列したＩＯ領域を配置した半導体装置であって、 各々の前記入出力回路は、入出力バッファであるＩＯセ
ルと、この半導体装置の外部との電気的な接続を行うた
めの電極であるＩＯパッドとを備え、 全ての前記入出力回路のＩＯセルは、前記半導体チップ
の外周部にリング状に配列され、全ての前記入出力回路
のＩＯパッドは、リング状に配列された前記ＩＯセルを
挟んで千鳥状に配置されていることを特徴とする半導体
装置。 - 【請求項２】前記半導体チップは、パッケージの基板に
フリップチップ接合して実装されていることを特徴とす
る請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071700A JP2002270779A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001071700A JP2002270779A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270779A true JP2002270779A (ja) | 2002-09-20 |
Family
ID=18929389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001071700A Withdrawn JP2002270779A (ja) | 2001-03-14 | 2001-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270779A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035787A1 (ja) * | 2004-09-28 | 2006-04-06 | Kabushiki Kaisha Toshiba | 半導体装置 |
| JP2007052725A (ja) * | 2005-08-19 | 2007-03-01 | Nec Electronics Corp | 半導体集積回路装置の設計装置および配線方法ならびにプログラム |
| US20140112047A1 (en) * | 2010-11-24 | 2014-04-24 | Elpida Memory, Inc. | Semiconductor device having data bus |
| CN104009012A (zh) * | 2013-02-22 | 2014-08-27 | 瑞萨电子株式会社 | 半导体芯片和半导体器件 |
-
2001
- 2001-03-14 JP JP2001071700A patent/JP2002270779A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006035787A1 (ja) * | 2004-09-28 | 2006-04-06 | Kabushiki Kaisha Toshiba | 半導体装置 |
| JP2006100436A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置 |
| US7550838B2 (en) | 2004-09-28 | 2009-06-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2007052725A (ja) * | 2005-08-19 | 2007-03-01 | Nec Electronics Corp | 半導体集積回路装置の設計装置および配線方法ならびにプログラム |
| JP4566860B2 (ja) * | 2005-08-19 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の設計装置および配線方法ならびにプログラム |
| US20140112047A1 (en) * | 2010-11-24 | 2014-04-24 | Elpida Memory, Inc. | Semiconductor device having data bus |
| CN104009012A (zh) * | 2013-02-22 | 2014-08-27 | 瑞萨电子株式会社 | 半导体芯片和半导体器件 |
| US9190378B2 (en) | 2013-02-22 | 2015-11-17 | Renesas Electronics Corporation | Semiconductor chip and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080603 |