JPS59139660A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS59139660A
JPS59139660A JP58012714A JP1271483A JPS59139660A JP S59139660 A JPS59139660 A JP S59139660A JP 58012714 A JP58012714 A JP 58012714A JP 1271483 A JP1271483 A JP 1271483A JP S59139660 A JPS59139660 A JP S59139660A
Authority
JP
Japan
Prior art keywords
chip
wires
center
pad
straight line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58012714A
Other languages
English (en)
Inventor
Toshiaki Matsubara
松原　俊明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58012714A priority Critical patent/JPS59139660A/ja
Publication of JPS59139660A publication Critical patent/JPS59139660A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置におけるワイヤ接触防止技術に関す
る。
〔背景技術〕
半導体集積回路装置（ＩＣ，ＬＳＩ）においては、第１
図に示すように四角形の半導体チップ１の四辺にそって
「ポンディングパッド」と呼ばれる電極端子２が多数配
置され、このチップｌはタブリード５によって支持され
るタブ６上に固定されるとともにチップ１の外側の同じ
平面上に複数のリード（ビン）３が配置され、各電極端
子２と対向するり−ド３との間を細い金属ワイヤ４でボ
ンディング（接続）した状態で同図一点鎖線で示すよう
に樹脂モールド封止又はセラミックパッケージ封止した
構造を有する。
ところで、半導体装置が、例えば大容量論理回路装置（
通常ゲートアレイと称せられる）のように高集積化、大
容量化に伴って入出力ビン（リード）数が極めて多く（
例えば１０６ビン）なってくると、ワイヤ間が狭くなっ
て隣り合うワイヤどうしが、レジンモールド時などに接
触してショート不良をおこしやすいことが本願発明者に
よって明らかとされた。特に、ワイヤ間ショートはチッ
プ四隅部分においておこりゃすいことがわかった。
これは高集積化に伴い、半導体素子が形成される領域が
小さくなりチップサイズが小さくなる一方、ポンディン
グパッド数は、増加しパッド間のスペーシングが小さく
なることによるが、このことを以下、本発明者により提
案された従来のレイアウト技術を用いて具体的に説明す
る。
ＩＣの多ピン化にともないリード３のパターン密度が一
部で増大しないように、リード３は第２図に示すように
、チップ（タブ）の中心０から等角度で放射状にのびる
直線の延長線上にほぼ均等に配設される。（Ｌｏ＝Ｌ、
＝ｌ、・・・・・・・・・ｔ’ｓ　　）二方、ポンディ
ングパッドはレイアウトの便利さからしてチップの周辺
にそって等間隔（Ａｏ＝１３、＝、ｅｔ　＝・・・・・
・・・・Ｅ、）で配設されることが多い。
このような場合、第２図中、一点鎖線で囲まれたチップ
隅部Ａにおいてワイヤ４間の距離がチップの中央部にく
らべせまくなり、この部分でショート不良が発生しやす
い。
また第３図に示す如く等間隔（形、　＝ｎ、　＝・・・
・・・Ｐ、）で配設されたポンディングパッドとチップ
の中心０を結ぶ直線の延長線上にリード３を配設するレ
イアウトをとった場合は、Ｌ１ンＬ、）Ｌ３）Ｌ、）Ｌ
、となって同図中１点鎖線で囲まれるチップ隅部Ｂにお
いてワイヤ４０間隔が小となるとともにリード３０間隔
も小となり、ワイヤ間接触が起こる確率が犬となり、製
品の歩留り低下をきたすことになる。
〔発明の目的〕
本発明は上記した点にかんがみてチップにおけるパッド
配置に改良を加えたものであり、その目的とするところ
は多数ビンを有する半導体装置において、ワイヤ間接触
不良をなくし、歩留りを高めることにある。
〔発明の概要〕
上記目的を達成するための手段として、本発明は隣り合
うワイヤが互いに接触することのない必要にして充分な
間隔を保つようにチップ上のパッドの間隔を規定したも
ので例えばチップ上のパッドはチップの辺にそってコー
ナに至るに従ってその間隔を大きくすることによって隣
り合うワイヤ間の角度を等しくしもって必要とするワイ
ヤ間隔を保ったものである。
〔実施例〕
第４図は本発明による半導体装置におけるボンディング
ワイヤ用パッドの配置の原理的構成を示す。
同図において１は半導体チップ、２はポンディングパッ
ド、４はチップの中心Ｏとパッド２とを結ぶ直線上にあ
るワイヤの位置と方向を示す。ポンディングパッドは図
かられかるように、Ｌ、＝Ｌ、・・・・・・・・・Ｌ、
となり、ｔ３＋　＜ａｔ・・・・・・・・（ｈ〈１６と
なるように配置されている。第５図に具体的な例を示す
。同図においては、リード３の先端（パッケージのポス
ト側）はパターン密度が均等になるようにチップの中心
（タブ中心）０から等角度で放射状にのびる直線（図中
点線で示す）上に配置されている。すなわち、Ｌ、＝Ｌ
、二り。
＝Ｌ４　となっている。またチップ側で、ポンディング
パッドを、同じくチップ中心から等角度で放射状にのび
る直線上に配置することにより、チップ中心０とパッド
２及びリード３の先端が一直線上に荻ぶことになり、ワ
イヤ間隔ｄ（又は角度）をほぼ等距離（等角）にするこ
とができる。すなわち、同図において、ワイヤ間隔り、
　＝４．、　＝＝・・・・・・＝Ｌ、になるようにパッ
ド位置を規定すればよく、この場合、ａ、＜ａ、・・・
・・・〈β４となってチップ周辺（コーナに近い）はど
パッド間隔を大きくすればチップ隅部においてもワイヤ
間隔が充分にとれワイヤ間接触をさけることができる。
具体的にはワイヤの直径が１８〜３０μｍの場合、パッ
ド間隔は中心に近いところで６０μｍ１コーナに近いと
ころで１００〜１５０μｍ程度とすればよい。なお第５
図中、一点鎖線で描かれた円はチップの中心０を、中心
とする仮想円である。
〔効　果〕
以上、実施例で述べた本発明によれば、ワイヤ間隔が必
要にして充分な範囲で等距離になるようにパッド間隔を
選ぶ結果、チップ周辺でのワイヤーの密集をさけること
ができるとともにチップの中心Ｏから等間隔で放射状に
のびる同一直線上にポンディングパッドおよびリードが
配設されるので、リード、パッドおよびワイヤそれぞれ
が密集することなく均等に配置さ糺パッド配置にむだな
スペースをとることなく多数のピン数に対応し得るパッ
ド数を配置し、組立不良率を低減しワイヤ短絡ポテンシ
ャルの低減が可能となった。
〔利用分野〕
本発明はゲートアレーＩＣのようにチップサイズ当リボ
ンディングワイヤ数の多い半導体製品全般に適用できる
。特にトランスファモールドによって封止する樹脂封止
型半導体装置に極めて有効である。
【図面の簡単な説明】
第１図は多数ピンを有する半導体装置におけるワイヤポ
ンディングの形態を示す平面図である。 第２図はワイヤ間接触が起きやすいポンディングパッド
の配置を説明するための拡大平面図である。 第３図は同じくツーイヤ間接触が起きやすいポンディン
グパッド配置を示す拡大平面図である。 第４図は本発明による半導体装置におけるワイヤボンデ
ィングの原理的構成を示す拡大平面図である。 第５図は本発明による半導体装置の具体例を示す拡大平
面図である。 １・・・半導体チップ、２・・・パッド、３・・・リー
ド（ビン）、４・・・ワイヤ、５・・・タブリード、６
・・・タブ。 第　　１　　図 第　　２　　図 第　　４　　図 第　　５　　図

Claims (1)

  1. 【特許請求の範囲】 １、−主面上の周囲に複数の電極端子が配置された半導
    体チップと、チップの外周に沿って配置された複数の外
    部リードと、該電極端子と外部リードとを電気的に接続
    する金属ワイヤとを有する半導体装置であって前記電極
    端子のそれぞれはチップの中心とそれら電極端子に対応
    する外部リードとの線上に配置されていることを特徴と
    する半導体装置。 ２、互いに隣り合う電極端子の間隔が、チップの隅部に
    至るに従って大きくなっていることを特徴とする特許請
    求の範囲第１項記載の半導体装置。
JP58012714A 1983-01-31 1983-01-31 半導体装置 Pending JPS59139660A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58012714A JPS59139660A (ja) 1983-01-31 1983-01-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58012714A JPS59139660A (ja) 1983-01-31 1983-01-31 半導体装置

Publications (1)

Publication Number Publication Date
JPS59139660A true JPS59139660A (ja) 1984-08-10

Family

ID=11813092

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58012714A Pending JPS59139660A (ja) 1983-01-31 1983-01-31 半導体装置

Country Status (1)

Country Link
JP (1) JPS59139660A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033347A (ja) * 2000-07-17 2002-01-31 Rohm Co Ltd 半導体装置
JP2003031610A (ja) * 2001-07-16 2003-01-31 Nec Corp 半導体装置及びそのワイヤーボンディング方法
DE10245452A1 (de) * 2002-09-27 2004-04-08 Infineon Technologies Ag Verfahren zum Bestimmen der Anordnung von Kontaktflächen auf der aktiven Oberseite eines Halbleiterchips
US7399061B2 (en) 2004-09-24 2008-07-15 Seiko Epson Corporation Bonding structure, actuator device and liquid-jet head
JP2010124001A (ja) * 2010-03-08 2010-06-03 Rohm Co Ltd 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033347A (ja) * 2000-07-17 2002-01-31 Rohm Co Ltd 半導体装置
JP2003031610A (ja) * 2001-07-16 2003-01-31 Nec Corp 半導体装置及びそのワイヤーボンディング方法
DE10245452A1 (de) * 2002-09-27 2004-04-08 Infineon Technologies Ag Verfahren zum Bestimmen der Anordnung von Kontaktflächen auf der aktiven Oberseite eines Halbleiterchips
US7370303B2 (en) 2002-09-27 2008-05-06 Infineon Technologies Ag Method for determining the arrangement of contact areas on the active top side of a semiconductor chip
US7399061B2 (en) 2004-09-24 2008-07-15 Seiko Epson Corporation Bonding structure, actuator device and liquid-jet head
JP2010124001A (ja) * 2010-03-08 2010-06-03 Rohm Co Ltd 半導体装置

Similar Documents

Publication Publication Date Title
JP2537014B2 (ja) 電子素子用リ―ドフレ―ム・パッケ―ジ
US5164817A (en) Distributed clock tree scheme in semiconductor packages
US6121690A (en) Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge
JPH06151641A (ja) 半導体装置
JPH0927512A (ja) 半導体装置
US5220486A (en) Ic packing device
JPS59139660A (ja) 半導体装置
JP2771104B2 (ja) 半導体装置用リードフレーム
JPH0648715B2 (ja) 集積回路チツプ
JPH07118507B2 (ja) バンプ実装を用いる半導体集積回路
JPH05243482A (ja) 半導体集積回路
JPH04243156A (ja) プラスチックｐｇａパッケージ
JP2002270779A (ja) 半導体装置
JPH04246851A (ja) マスタースライス型半導体集積回路装置
JPH0661289A (ja) 半導体パッケージ及びこれを用いた半導体モジュール
JPH0382066A (ja) 半導体装置
JPH03163858A (ja) 樹脂封止型半導体装置
JPH03225932A (ja) Ｉｃチップ
JPS6143437A (ja) 半導体装置
JP2561005B2 (ja) 半導体装置
KR0155440B1 (ko) 반도체 칩 패키지
JPS59105349A (ja) 集積回路装置
JPH1174302A (ja) 樹脂封止型半導体装置
JPH0661297A (ja) 半導体装置
JPS6132436A (ja) 半導体装置