JP2002033347A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2002033347A
JP2002033347A JP2000215672A JP2000215672A JP2002033347A JP 2002033347 A JP2002033347 A JP 2002033347A JP 2000215672 A JP2000215672 A JP 2000215672A JP 2000215672 A JP2000215672 A JP 2000215672A JP 2002033347 A JP2002033347 A JP 2002033347A
Authority
JP
Japan
Prior art keywords
chip
substrate
bonding
pad
size
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000215672A
Other languages
English (en)
Inventor
Osamu Miyata
修 宮田
Ichiro Kishimoto
一郎 岸本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2000215672A priority Critical patent/JP2002033347A/ja
Priority to US09/906,436 priority patent/US6541844B2/en
Publication of JP2002033347A publication Critical patent/JP2002033347A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

(57)【要約】 【構成】 半導体装置１０は基板１２を含み、基板１２
の表面には配線パターンが形成される。配線パターン
は、電極１８ａ、ＷＢパッド１８ｂおよび連結部１８ｃ
を含む。ＷＢパッド１８ｂは、その長手方向ＱがＤＢ領
域２８の中心Ｘから放射状に延びる線Ｐとほぼ並行に沿
うように形成される。したがって、ＤＢ領域内に第１サ
イズのチップ１６がボンディングされた場合には、ボン
ディングワイヤ２４が長手方向Ｑとほぼ並行になる。ま
た、第１サイズよりも小さい第２サイズであり、第１サ
イズのチップ１６と同じ形状のチップ１６がボンディン
グされた場合であっても、ボンディングワイヤ２４が長
手方向Ｑとほぼ並行になる。このように、チップサイズ
に拘わらず同一の基板１２を使用することができるの
で、チップサイズに応じた複数の配線パターンを用意す
る必要がない。 【効果】 配線パターンの開発時間を短縮することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にたとえばダイボンディング領域を有し、ダイボンディ
ング領域外に複数のワイヤボンディングパッドが形成さ
れた基板を備え、ダイボンディング領域に半導体チップ
をダイボンディングし、半導体チップとワイヤボンディ
ングパッドとをボンディングワイヤで接続した、半導体
装置に関する。
【０００２】
【従来の技術】図８に示す従来のこの種の半導体装置１
は、ポリイミド、ガラスまたはセラミックなどの絶縁性
物質で形成された基板２を含み、基板２の表面には銅箔
の配線パターン３が形成される。この配線パターン３を
覆うように絶縁膜（レジスト）４が塗布される。なお、
配線パターン３は、図９に示すように、電極３ａおよび
ワイヤボンディングパッド（以下、「ＷＢパッド」とい
う。）３ｂを含み、レジスト４はＷＢパッド３ｂにかか
らないように塗布される。図８に戻って、半導体チップ
（以下、単に「チップ」という。）５は、レジスト４上
であり、かつ図９に示すような基板２のダイボンディン
グ領域２ａにダイボンディング材６によってダイボンデ
ィングされる。なお、図９においては、基板２（ダイボ
ンディング領域２ａ）および配線パターン３は、一部
（ほぼ４分の１）のみを示してある。また、図８に示す
ように、チップ５上に設けられた電極パッド５ａと配線
パターン３に含まれるＷＢパッド３ｂとが金線のような
金属細線（ボンディングワイヤ）７によって電気的に接
続される。さらに、チップ５およびボンディングワイヤ
７などがエポキシ樹脂のようなモールド樹脂（モール
ド）８によって封止される。そして、外部接続電極とし
てのバンプ９が、基板２の裏面側から基板２に設けられ
たスルーホール２ｂを通して配線パターン３に含まれる
電極３ａに接合される。このようにして、ＣＳＰ（Chip
Size Package)あるいはＢＧＡ(Ball Grid Array) 型の
半導体装置が形成されていた。
【０００３】
【発明が解決しようとする課題】この従来技術では、ダ
イボンディング領域２ａよりやや小さいサイズのチップ
５がボンディングされた場合には、図９に示すように、
ボンディングワイヤ７がＷＢパッド３ｂにボンディング
される。しかし、図１０に示すように、図９で示したチ
ップ５よりも小さいサイズであり、同じ形状のチップ５
がボンディングされた場合には、Ａ部分において、ボン
ディングワイヤ７が隣のＷＢパッド３ｂに接触してしま
うという問題があった。つまり、図１１に示すように、
ボンディングワイヤ７には、ボンディング時にかかる応
力を吸収するため、ＷＢパッド３ｂに接触する付近に滑
らかな曲線部７ａが設けられているので、図１０で示し
たように、ボンディングワイヤ７が隣のＷＢパッド３ｂ
を横切ると、曲線部７ａが隣のＷＢパッド２ｂに接触し
てしまっていた。つまり、ショートしていた。
【０００４】これを回避するため、チップサイズに応じ
た配線パターン３をそれぞれ形成することが考えられる
が、配線パターン３の開発に時間がかかってしまい、さ
らには、設計費用も高くなってしまうという問題があっ
た。
【０００５】それゆえに、この発明の主たる目的は、開
発時間を短縮化でき、設計費用を削減できる、半導体装
置を提供することである。
【０００６】
【課題を解決するための手段】この発明は、ダイボンデ
ィング領域を有し、ダイボンディング領域外に複数のワ
イヤボンディングパッドが形成された基板を備え、ダイ
ボンディング領域に半導体チップをダイボンディング
し、半導体チップとワイヤボンディングパッドとをボン
ディングワイヤで接続した半導体装置において、ワイヤ
ボンディングパッドを、ダイボンディング領域の中心か
らワイヤボンディングパッドのボンディング位置に延び
る線と並行またはほぼ並行に長手方向が沿うように形成
したことを特徴とする、半導体装置である。
【０００７】
【作用】この発明の半導体装置は基板を含み、基板はそ
の表面に半導体チップ（チップ）をダイボンディングす
るための領域（ダイボンディング領域）を有する。ま
た、基板の表面であり、ダイボンディング（ＤＢ）領域
の外側には、ボンディングワイヤをワイヤボンディング
するためのワイヤボンディングパッド（ＷＢパッド）が
複数設けられる。このＷＢパッドは、その長手方向がＤ
Ｂ領域の中心から放射状に延びる線と並行またはほぼ並
行に沿うように形成される。したがって、ＤＢ領域より
やや小さいサイズ（第１サイズ）のチップがボンディン
グされた場合には、ボンディングワイヤがＷＢパッドの
長手方向とほぼ並行になる。また、第１サイズよりも小
さいサイズ（第２サイズ）であり、第１サイズのチップ
と同じ形状のチップがボンディングされた場合であって
も、ボンディングワイヤがＷＢパッドの長手方向とほぼ
並行になる。つまり、異なるサイズのチップであっても
相似形であれば、ボンディングワイヤがＷＢパッドの長
手方向とほぼ並行になる。したがって、１種類の配線パ
ターンが形成された基板（フィルムキャリア）を、チッ
プサイズに拘わらず使用することができる。すなわち、
共通のフィルムキャリアを用いることができる。
【０００８】
【発明の効果】この発明によれば、チップサイズが変わ
っても共通のフィルムキャリアを使用することができる
ので、チップサイズ毎に配線パターンを開発する必要が
ない。つまり、１つの配線パターンを開発するだけなの
で、開発にかかる時間を短縮することができる。また、
設計費用を削減することもできる。
【０００９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１０】
【実施例】図１を参照して、この実施例の半導体装置１
０は、いわゆるＢＧＡ型の半導体装置であり、たとえば
耐熱性および軟質性を有するポリイミド（ＰＩ）で形成
された絶縁性基板（以下、単に「基板」という。）１２
を含む。基板１２上には、モールド１４が形成され、モ
ールド１４は、後述するチップ１６などを封止する。な
お、この実施例においては、基板１２およびモールド１
４の形状は、ほぼ正方形である。
【００１１】図１のII−II断面図である図２から分かる
ように、基板１２には、スルーホール１２ａが形成され
る。また、基板１２上には、たとえば銅箔の配線パター
ン１８が形成される。この配線パターン１８は、図３に
示すように、電極１８ａ、ワイヤボンディングパッド
（以下、「ＷＢパッド」という。）１８ｂおよび連結部
１８ｃを含む。なお、図３において、一点鎖線で囲んだ
範囲が基板１２である。
【００１２】電極１８ａは、行列状（２次元のアレイ
状）に複数（この実施例では、１２×１２（１４４）
個）形成され、図２で示したように、スルーホール１２
ａを通して後述する外部接続電極（バンプ）２６に接続
される。つまり、スルーホール１２ａおよびバンプ２６
もまた、電極１８ａと同様に行列状に複数形成されてい
る。
【００１３】ＷＢパッド１８ｂは、電極１８ａのそれぞ
れに対応して設けられており、チップ１６をダイボンデ
ィングする領域（ダイボンディング領域）２８の外側で
あり、かつ基板１２の外周縁に沿って並んで形成され
る。つまり、基板１２の４つの辺に沿うように形成され
る。また、ＷＢパッド１８ｂは、その形状がほぼ長方形
であり、ダイボンディング（ＤＢ）領域２８の中心Ｘか
ら放射状に延びる線Ｐに対してＷＢパッド１８ｂの長手
方向Ｑが並行またはほぼ並行に沿うように形成されてい
る。つまり、ＷＢパッド１８ｂは、列の中央から端に向
かうに従って傾斜角が次第に大きくなるように形成され
る。
【００１４】連結部１８ｃは、電極１８ａとＷＢパッド
１８ｂとを連結し、他の電極１８ａおよび他のＷＢパッ
ド１８ｂに接触しないようにパターニングされる。
【００１５】図２に戻って、絶縁膜（レジスト）２０が
図３で示したようなＤＢ領域２８内の配線パターン１８
を覆うように形成（塗布）される。つまり、配線パター
ン１８に含まれるＷＢパッド１８ｂにかからないように
レジスト２０が塗布される。また、チップ１６がレジス
ト２０上に銀ペーストのような接着剤（ダイボンディン
グ材）２２によって接着（ダイボンディング）される。
なお、ダイボンディング材２２は、フィルム状のもので
あってもよい。また、チップ１６の上面端縁付近に設け
られた複数の電極パッド１６ａとＷＢパッド１８ｂとが
金線のような金属細線（ボンディングワイヤ）２４によ
って電気的に接続されている。さらに、基板１２上には
モールド１４が形成され、上述したように、モールド１
４はチップ１６およびボンディングワイヤ２４などを封
止する。
【００１６】たとえば、ＤＢ領域２８よりやや小さいサ
イズ（第１サイズ）のチップ１６をダイボンディングし
た場合には、図４に示すように、ボンディングワイヤ２
４がワイヤボンディングされる。つまり、ボンディング
ワイヤ２４は、ＤＢ領域２８の中心Ｘから放射状に延び
る線ＰすなわちＷＢパッド１８ｂの長手方向Ｑとほぼ並
行になるように、ワイヤボンディングされる。なお、こ
の実施例では、チップ１６およびＤＢ領域２８の形状
は、ほぼ正方形である。
【００１７】また、図５に示すように、第１サイズより
も小さい第２サイズであり、図４で示したチップ１６と
同一形状のチップ１６がダイボンディングされた場合に
も、ボンディングワイヤ２４は、ＷＢパッド１８ｂの長
手方向Ｑとほぼ並行にボンディングされる。
【００１８】このように、第１サイズまたは第２サイズ
のチップ１６をボンディングしても、ボンディングワイ
ヤ２４が隣の（異なる）ＷＢパッド１８ｂを横切ってし
まうことがない。言い換えると、隣のＷＢパッド１８ｂ
に接触してしまうようなことがない。したがって、異な
るサイズ（相似形）のチップ１６を使用する場合であっ
ても配線パターン１８を変更する必要がない。このた
め、共通の基板１２を使用することができる。
【００１９】なお、この実施例では、図４および図５で
示したように、第１サイズまたは第２サイズのチップ１
６についてのみ示してあるが、これらのサイズに限定さ
れる訳ではない。つまり、ＤＢ領域２８内に収まるサイ
ズであり、同一形状のチップ１６であれば、他のサイズ
のものであってもよい。
【００２０】また、図４および図５においては、基板１
２、チップ１６、配線パターン１８およびＤＢ領域２８
などを分かり易く説明するために、モールド１４は省略
してある。
【００２１】このような半導体装置１０を製造する場合
には、図６（Ａ）に示すようなＰＩテープ３０が準備さ
れる。なお、図６（Ａ）〜（Ｄ）においては、分かり易
くするため、配線パターン１８の詳細は省略し、また電
極パッド１６ａおよびＷＢパッド１８ｂの数を減らして
示してある。
【００２２】ＰＩテープ３０は、基板１２が連続して形
成されたフィルムキャリアである。また、ＰＩテープ３
０の表面には、テープ状に形成された銅箔がラミネート
され、ローラ（図示せず）によって圧着された後、銅箔
をエッチングすることにより、図３に示したような配線
パターン１８が連続的に形成される。さらに、ＰＩテー
プ３０の両端には、係止穴３２が設けらる。この係止孔
３２は、搬送時に図示しない搬送ローラに設けられた爪
に係止する。さらにまた、ＰＩテープ３０には、図示は
省略するが、その両端の下面にたとえば銅板のようなキ
ャリアフレームが固定され、キャリアフレームの移動に
従ってＰＩテープ３０が搬送される。したがって、ＰＩ
テープ３０は、安定した状態すなわち水平状態を保って
搬送される。なお、キャリアフレームには、係止穴３２
に対応して、ＰＩテープ３０と同様の係止穴が形成され
ている。
【００２３】まず、図６（Ａ）に示すように、最初の工
程で、ＰＩテープ３０には、基板１２毎にＤＢ領域２８
を覆うように、レジスト２０が塗布される。なお、図６
（Ａ）においては、分かり易くするために、レジスト２
０の部分にハッチングを入れているが、断面を示してい
るのではない。次の工程で、図６（Ｂ）に示すように、
ダイボンディング材２２が塗布され、チップ１６がマウ
ントされる。したがって、チップ１６がダイボンディン
グされる。
【００２４】続いて、図６（Ｃ）に示すように、チップ
１６上に設けられた電極パッド１６ａとＷＢパッド１８
ｂとがボンディングワイヤ２４で電気的に接続される。
つまり、チップ１６がワイヤボンディングされる。そし
て、図示しない金型が押し当てられ、モールド樹脂が流
し込まれる。樹脂が硬化すると、金型が離型される。こ
のように、モールド樹脂が注型され、図６（Ｄ）に示す
ように、モールド１４が形成される。さらに、次の工程
では、図７（Ａ）に示すように、ＰＩテープ３０が図６
（Ａ）とは逆向きに配置され、すなわちチップ１６が基
板１２に対して下側になるように配置され、それぞれの
スルーホール１２ａに半田ボールが移載される。続い
て、リフロー処理が施され、半田ボールが溶融し、スル
ーホール１２ａを通して対応する電極１８ａに接合す
る。したがって、図７（Ｂ）に示すようなバンプ２６が
形成される。その後、各半導体装置１０が図３で示した
一点鎖線の位置でＰＩテープ３０から切断（パンチ）さ
れ、連続的に複数の半導体装置１０が製造（成形）され
る。
【００２５】この実施例によれば、チップサイズを変更
しても基板（ＰＩテープ）を共用することができるの
で、チップサイズに応じて複数の配線パターンを開発す
る必要がない。このため、配線パターンの開発にかかる
時間を短縮することができる。しかも、設計費用を削減
することができる。
【００２６】また、この実施例によれば、ポリイミドの
ような軟質性を有する物質により基板を形成するため、
半導体装置本体にかかる応力を吸収することができる。
したがって、半導体装置にクラックが発生するのを防止
することができる。
【００２７】なお、この実施例では、１種類の配線パタ
ーンを設計し、それを異なるサイズのチップのすべてに
ついて共用するようにしているが、使用するチップのサ
イズがＤＢ領域に対して極端に小さい場合には、基板や
銅箔等の材料を無駄に使用してしまい、また装置本体を
いたずらに大きくしてしまう。このため、配線パターン
を数種類用意しておき、チップサイズに応じて種類を選
択できるようにすれば、設計費用の削減および材料費の
削減を図ることができる。
【００２８】また、この実施例では、ポリイミドで基板
を形成するようにしているが、他の絶縁性を有するガラ
スエポキシやセラミックで基板を形成することもでき
る。しかし、ガラスエポキシでは厚みが厚くなってしま
う。また、セラミックは薄型であり、かつ軽量である
が、コストがかかってしまう。したがって、比較的薄型
で比較的安価であり、かつ軟質性および耐熱性を有する
ポリイミドで基板を形成するのが最適であると考えられ
る。
【００２９】さらに、この実施例では、正方形の基板を
用いた場合に、チップの形状が正方形のものについての
み示したが、長方形の基板を用いた場合には、チップの
形状が長方形のものを使用すれば、同様の効果が得られ
る。
【図面の簡単な説明】
【図１】この発明の一実施例を示す図解図である。
【図２】図１実施例に示す半導体装置の断面図である。
【図３】図１実施例に示す基板上に形成された電極およ
びＷＢパッドの配線パターンを示す図解図である。
【図４】図３に示すＤＢ領域にチップをボンディングし
た場合の図解図である。
【図５】図３に示すＤＢ領域に図４で示したチップより
小さい大きさのチップをボンディングした場合の図解図
である。
【図６】図１実施例に示す半導体装置の製造工程の一部
を示す図解図である。
【図７】図１実施例に示す半導体装置の製造工程の他の
一部を示す図解図である。
【図８】従来の半導体装置を示す図解図である。
【図９】図８に示す半導体装置に含まれる基板上のＤＢ
領域にチップをボンディングした場合の図解図である。
【図１０】図８に示す半導体装置に含まれる基板上のＤ
Ｂ領域に図９で示したチップより小さい大きさのチップ
をボンディングした場合の図解図である。
【図１１】図１０に示すようなチップをダイボンディン
グした場合の基板上に設けられたＷＢパッドとボンディ
ングワイヤとの関係を示す図解図である。
【符号の説明】
１０ …半導体装置 １２ …基板 １４ …モールド １６ …チップ １６ａ，１８ｂ …ＷＢパッド １８ …配線パターン １８ａ …電極 １８ｃ …連結部 ２０ …レジスト ２２ …ボンディング材 ２４ …ボンディングワイヤ ２６ …バンプ ２８ …ＤＢ領域 ３０ …ＰＩテープ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ダイボンディング領域を有し、前記ダイボ
    ンディング領域外に複数のワイヤボンディングパッドが
    形成された基板を備え、前記ダイボンディング領域に半
    導体チップをダイボンディングし、前記半導体チップと
    前記ワイヤボンディングパッドとをボンディングワイヤ
    で接続した半導体装置において、 前記ワイヤボンディングパッドを、前記ダイボンディン
    グ領域の中心から前記ワイヤボンディングパッドのボン
    ディング位置に延びる線と並行またはほぼ並行に長手方
    向が沿うように形成したことを特徴とする、半導体装
    置。
  2. 【請求項２】前記基板は軟質フィルムを含む、請求項１
    記載の半導体装置。
JP2000215672A 2000-07-17 2000-07-17 半導体装置 Pending JP2002033347A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000215672A JP2002033347A (ja) 2000-07-17 2000-07-17 半導体装置
US09/906,436 US6541844B2 (en) 2000-07-17 2001-07-16 Semiconductor device having substrate with die-bonding area and wire-bonding areas

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000215672A JP2002033347A (ja) 2000-07-17 2000-07-17 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010050274A Division JP5377366B2 (ja) 2010-03-08 2010-03-08 半導体装置

Publications (1)

Publication Number Publication Date
JP2002033347A true JP2002033347A (ja) 2002-01-31

Family

ID=18711056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000215672A Pending JP2002033347A (ja) 2000-07-17 2000-07-17 半導体装置

Country Status (1)

Country Link
JP (1) JP2002033347A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184414A (ja) * 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体素子実装用基板、半導体装置及び電子機器

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59139660A (ja) * 1983-01-31 1984-08-10 Hitachi Ltd 半導体装置
JPH03209733A (ja) * 1990-01-11 1991-09-12 Fujitsu Ltd 半導体装置
JPH0621260A (ja) * 1992-07-02 1994-01-28 Ibiden Co Ltd 電子部品搭載用基板
JPH0739255Y2 (ja) * 1988-04-30 1995-09-06 ミノルタ株式会社 ワイヤボンディングを行う両面フレキシブル基板の構造
JPH09121002A (ja) * 1995-10-25 1997-05-06 Sharp Corp 半導体装置及びその製造方法
JPH09199549A (ja) * 1996-01-22 1997-07-31 Denso Corp ワイヤボンディング方法
JPH1131778A (ja) * 1997-07-10 1999-02-02 Nec Corp 半導体装置とその製造方法
JPH1140697A (ja) * 1997-07-17 1999-02-12 Hitachi Cable Ltd 半導体装置用テープキャリア
JPH11118423A (ja) * 1997-10-09 1999-04-30 Matsushita Electric Ind Co Ltd ボンディングワイヤの高さ検査装置及び高さ検査方法
JPH11195671A (ja) * 1997-09-30 1999-07-21 Motorola Inc 半導体装置
JPH11274334A (ja) * 1998-03-25 1999-10-08 Hitachi Ltd 半導体装置
JP2000031327A (ja) * 1998-07-14 2000-01-28 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2002118204A (ja) * 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59139660A (ja) * 1983-01-31 1984-08-10 Hitachi Ltd 半導体装置
JPH0739255Y2 (ja) * 1988-04-30 1995-09-06 ミノルタ株式会社 ワイヤボンディングを行う両面フレキシブル基板の構造
JPH03209733A (ja) * 1990-01-11 1991-09-12 Fujitsu Ltd 半導体装置
JPH0621260A (ja) * 1992-07-02 1994-01-28 Ibiden Co Ltd 電子部品搭載用基板
JPH09121002A (ja) * 1995-10-25 1997-05-06 Sharp Corp 半導体装置及びその製造方法
JPH09199549A (ja) * 1996-01-22 1997-07-31 Denso Corp ワイヤボンディング方法
JPH1131778A (ja) * 1997-07-10 1999-02-02 Nec Corp 半導体装置とその製造方法
JPH1140697A (ja) * 1997-07-17 1999-02-12 Hitachi Cable Ltd 半導体装置用テープキャリア
JPH11195671A (ja) * 1997-09-30 1999-07-21 Motorola Inc 半導体装置
JPH11118423A (ja) * 1997-10-09 1999-04-30 Matsushita Electric Ind Co Ltd ボンディングワイヤの高さ検査装置及び高さ検査方法
JPH11274334A (ja) * 1998-03-25 1999-10-08 Hitachi Ltd 半導体装置
JP2000031327A (ja) * 1998-07-14 2000-01-28 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2002118204A (ja) * 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184414A (ja) * 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体素子実装用基板、半導体装置及び電子機器

Similar Documents

Publication Publication Date Title
JP3611948B2 (ja) 半導体装置及びその製造方法
JP3619773B2 (ja) 半導体装置の製造方法
US7138706B2 (en) Semiconductor device and method for manufacturing the same
US6841854B2 (en) Semiconductor device
US7385298B2 (en) Reduced-dimension microelectronic component assemblies with wire bonds and methods of making same
JP3314757B2 (ja) 半導体回路装置の製造方法
JP2586344B2 (ja) キャリアフィルム
TWI301652B (en) Semiconductor device and its manufacturing method
JP2006261519A (ja) 半導体装置及びその製造方法
JPH10335577A (ja) 半導体装置及びその製造方法
JP3655338B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP3628991B2 (ja) 半導体装置及びその製造方法
JP2002033347A (ja) 半導体装置
JP3899755B2 (ja) 半導体装置
JP5377366B2 (ja) 半導体装置
US6541844B2 (en) Semiconductor device having substrate with die-bonding area and wire-bonding areas
JP3703960B2 (ja) 半導体装置
JP2004327652A (ja) 半導体装置およびその製造方法
KR100388293B1 (ko) 반도체패키지
JP2003007904A (ja) 半導体装置
JPH0817974A (ja) 放熱構造を持つｂｇａ型ｌｓｉパッケージ
TW533518B (en) Substrate for carrying chip and semiconductor package having the same
JP4854863B2 (ja) 半導体装置
JPH08181168A (ja) 半導体装置
KR100379085B1 (ko) 반도체장치의봉지방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070711

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070822

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090707

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091030

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091208

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100308

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100324

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110808