JP2003007904A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003007904A JP2003007904A JP2001194757A JP2001194757A JP2003007904A JP 2003007904 A JP2003007904 A JP 2003007904A JP 2001194757 A JP2001194757 A JP 2001194757A JP 2001194757 A JP2001194757 A JP 2001194757A JP 2003007904 A JP2003007904 A JP 2003007904A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- main surface
- mounting
- printed wiring
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【課題】 ＣＳＰにおける熱膨張係数の差に起因した半
導体チップと実装基板との剥離を防ぐ技術を提供する。 【解決手段】 半導体チップ２の主面において周辺部を
取り囲むように、バンプ電極３と同一の材質からなる接
続部材６を配置する。接続部材６は、下地金属４Ｂを介
して半導体チップ２と接合し、金属パターン５Ｂを介し
てプリント配線基板１と接合する。これにより、半導体
チップ２のプリント配線基板１への接合強度を高める。
導体チップと実装基板との剥離を防ぐ技術を提供する。 【解決手段】 半導体チップ２の主面において周辺部を
取り囲むように、バンプ電極３と同一の材質からなる接
続部材６を配置する。接続部材６は、下地金属４Ｂを介
して半導体チップ２と接合し、金属パターン５Ｂを介し
てプリント配線基板１と接合する。これにより、半導体
チップ２のプリント配線基板１への接合強度を高める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体チップの実装基板への実装に適用して
有効な技術に関するものである。
し、特に、半導体チップの実装基板への実装に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】電子機器の小型・軽量化に伴い、半導体
装置のパッケージについても薄型化や小型・軽量化が求
められている。ＣＳＰ（Chip Size Package）は、半導
体チップのサイズと同等またはわずかに大きいパッケー
ジの総称であり、小型・軽量化を実現できる上、内部の
配線長を短くすることができるので、信号遅延や雑音等
を低減できるパッケージ構造として実用化されている。
装置のパッケージについても薄型化や小型・軽量化が求
められている。ＣＳＰ（Chip Size Package）は、半導
体チップのサイズと同等またはわずかに大きいパッケー
ジの総称であり、小型・軽量化を実現できる上、内部の
配線長を短くすることができるので、信号遅延や雑音等
を低減できるパッケージ構造として実用化されている。
【０００３】ＣＳＰにおいては、半導体チップの素子形
成面にはんだやＡｇ（銀）等からなるバンプ電極が形成
され、このような素子形成面を実装基板に向けて接続す
ることにより、半導体チップが実装される。半導体チッ
プの実装後には、その接続強度の向上や表面の汚染防止
を目的として半導体チップと実装基板との間にアンダー
フィルレジンが充填される。
成面にはんだやＡｇ（銀）等からなるバンプ電極が形成
され、このような素子形成面を実装基板に向けて接続す
ることにより、半導体チップが実装される。半導体チッ
プの実装後には、その接続強度の向上や表面の汚染防止
を目的として半導体チップと実装基板との間にアンダー
フィルレジンが充填される。
【０００４】なお、半導体チップと実装基板との間にア
ンダーフィルレジンを充填する技術については、たとえ
ば１９９８年２月１日、日経ＢＰ社発行、「日経マイク
ロデバイス」、ｐ４８〜ｐ５５に記載がある。
ンダーフィルレジンを充填する技術については、たとえ
ば１９９８年２月１日、日経ＢＰ社発行、「日経マイク
ロデバイス」、ｐ４８〜ｐ５５に記載がある。
【０００５】
【発明が解決しようとする課題】ところが、上記の半導
体チップと実装基板との間にアンダーフィルレジンを充
填する技術においては、以下のような問題があることを
本発明者らは見出した。
体チップと実装基板との間にアンダーフィルレジンを充
填する技術においては、以下のような問題があることを
本発明者らは見出した。
【０００６】すなわち、上記アンダーフィルレジンとバ
ンプ電極とは熱膨張係数に差がある。そのため、ＣＳＰ
の製造工程中の熱処理工程などにおいて、その熱膨張係
数の差に起因した応力が半導体チップと実装基板との接
続部（バンプ電極）に作用し、その接続部が破壊して半
導体チップと実装基板とが剥離してしまう場合がある。
そのため、ＣＳＰの信頼性を低下させてしまう問題があ
る。
ンプ電極とは熱膨張係数に差がある。そのため、ＣＳＰ
の製造工程中の熱処理工程などにおいて、その熱膨張係
数の差に起因した応力が半導体チップと実装基板との接
続部（バンプ電極）に作用し、その接続部が破壊して半
導体チップと実装基板とが剥離してしまう場合がある。
そのため、ＣＳＰの信頼性を低下させてしまう問題があ
る。
【０００７】本発明の目的は、ＣＳＰにおける半導体チ
ップと実装基板との剥離を防ぐ技術を提供することにあ
る。
ップと実装基板との剥離を防ぐ技術を提供することにあ
る。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明は、（ａ）半導体チップ
と、これを実装する実装基板とを、前記半導体チップの
主面に形成されたバンプ電極を介して電気的に接続した
構造を有し、（ｂ）前記半導体チップの主面における所
定の領域に、前記バンプ電極と同一材料を主成分とし、
前記半導体チップの主面と、これに対向する前記実装基
板の実装面とを接続する接続部材を設けたものである。
と、これを実装する実装基板とを、前記半導体チップの
主面に形成されたバンプ電極を介して電気的に接続した
構造を有し、（ｂ）前記半導体チップの主面における所
定の領域に、前記バンプ電極と同一材料を主成分とし、
前記半導体チップの主面と、これに対向する前記実装基
板の実装面とを接続する接続部材を設けたものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、平面図であっても、その説明のためにハッチングを
付す場合がある。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、平面図であっても、その説明のためにハッチングを
付す場合がある。
【００１２】（実施の形態１）図１および図２は、それ
ぞれ本実施の形態１のＣＳＰ（半導体装置）の要部平面
図および要部断面図であり、図２は図１中のＡ−Ａ線に
おける断面を示している。
ぞれ本実施の形態１のＣＳＰ（半導体装置）の要部平面
図および要部断面図であり、図２は図１中のＡ−Ａ線に
おける断面を示している。
【００１３】本実施の形態１のＣＳＰは、たとえば実装
基板であるプリント配線基板１上に、半導体チップ２を
素子形成面をプリント配線基板１側に向けてフェイスダ
ウンボンディングにより実装したものである。
基板であるプリント配線基板１上に、半導体チップ２を
素子形成面をプリント配線基板１側に向けてフェイスダ
ウンボンディングにより実装したものである。
【００１４】上記半導体チップ２は、たとえば単結晶シ
リコンからなる半導体基板の素子形成面（実装面）上に
所定の回路を形成してなるものである。さらに、その回
路の上部では、たとえばはんだまたはＡｇからなるバン
プ電極３が下地金属４Ａを介して前記回路と電気的に接
続されている。このバンプ電極３をプリント配線基板１
上に形成されたランド５Ａに接続することにより、半導
体チップ２のプリント配線基板１への実装を行ってい
る。なお、図１においては、下地金属４Ａおよびランド
５Ａの図示は省略している。
リコンからなる半導体基板の素子形成面（実装面）上に
所定の回路を形成してなるものである。さらに、その回
路の上部では、たとえばはんだまたはＡｇからなるバン
プ電極３が下地金属４Ａを介して前記回路と電気的に接
続されている。このバンプ電極３をプリント配線基板１
上に形成されたランド５Ａに接続することにより、半導
体チップ２のプリント配線基板１への実装を行ってい
る。なお、図１においては、下地金属４Ａおよびランド
５Ａの図示は省略している。
【００１５】半導体チップ２の主面（素子形成面）にお
いては、周辺部を取り囲む領域に接続部材６が配置され
ている。また、接続部材６は、下地金属４Ｂを介して半
導体チップ２と接合され、金属パターン５Ｂを介してプ
リント配線基板１と接合されている。ここで、本実施の
形態１のＣＳＰにおいて、下地金属４Ｂおよび金属パタ
ーン５Ｂは、その電気的機能を有していても有していな
くてもよいものとする。なお、図１においては、バンプ
電極３および接続部材６にハッチングを付し、下地金属
４Ｂおよび金属パターン５Ｂの図示は省略している。そ
の接続部材６は、バンプ電極３と同一の材質からなり、
半導体チップ２のプリント配線基板１への接合強度を高
める機能を有する。また、接続部材６は半導体チップ２
の主面の周辺部を取り囲むように形成されていることか
ら、半導体チップ２の素子形成面およびバンプ電極３が
外気と接触することを防ぐことができる。
いては、周辺部を取り囲む領域に接続部材６が配置され
ている。また、接続部材６は、下地金属４Ｂを介して半
導体チップ２と接合され、金属パターン５Ｂを介してプ
リント配線基板１と接合されている。ここで、本実施の
形態１のＣＳＰにおいて、下地金属４Ｂおよび金属パタ
ーン５Ｂは、その電気的機能を有していても有していな
くてもよいものとする。なお、図１においては、バンプ
電極３および接続部材６にハッチングを付し、下地金属
４Ｂおよび金属パターン５Ｂの図示は省略している。そ
の接続部材６は、バンプ電極３と同一の材質からなり、
半導体チップ２のプリント配線基板１への接合強度を高
める機能を有する。また、接続部材６は半導体チップ２
の主面の周辺部を取り囲むように形成されていることか
ら、半導体チップ２の素子形成面およびバンプ電極３が
外気と接触することを防ぐことができる。
【００１６】本実施の形態１においては、バンプ電極３
と同一の材質からなる接続部材６を形成することによ
り、半導体チップ２とプリント配線基板１との接合強度
を高めている。つまり、バンプ電極３と接合部材６とは
熱膨張係数が同一となる。その結果、本実施の形態１に
おいては、半導体チップ２とプリント配線基板１との間
にアンダーフィルレジンを充填する方法の場合に懸念さ
れた、アンダーフィルレジンとバンプ電極３との熱膨張
係数の差に起因する半導体チップ２とプリント配線基板
１との剥離を防ぐことが可能となる。これにより、本実
施の形態１のＣＳＰの信頼性を向上することができる。
と同一の材質からなる接続部材６を形成することによ
り、半導体チップ２とプリント配線基板１との接合強度
を高めている。つまり、バンプ電極３と接合部材６とは
熱膨張係数が同一となる。その結果、本実施の形態１に
おいては、半導体チップ２とプリント配線基板１との間
にアンダーフィルレジンを充填する方法の場合に懸念さ
れた、アンダーフィルレジンとバンプ電極３との熱膨張
係数の差に起因する半導体チップ２とプリント配線基板
１との剥離を防ぐことが可能となる。これにより、本実
施の形態１のＣＳＰの信頼性を向上することができる。
【００１７】ところで、接続部材６については、半導体
チップ２の主面において、その周辺部を取り囲むように
配置されている場合について例示したが、その周辺部の
一部にのみ配置してもよい。たとえば、図３に示すよう
に半導体チップ２の４箇所の角部に対称に配置したり、
図４に示すように半導体チップ２の４辺の向かい合う辺
に対称に配置しても良い。半導体チップ２の４箇所の角
部に対称に配置したり、もしくは半導体チップ２の４辺
の向かい合う辺に対称に配置することにより、半導体チ
ップ２とプリント配線基板１との接合の安定性を確保す
ることができる。
チップ２の主面において、その周辺部を取り囲むように
配置されている場合について例示したが、その周辺部の
一部にのみ配置してもよい。たとえば、図３に示すよう
に半導体チップ２の４箇所の角部に対称に配置したり、
図４に示すように半導体チップ２の４辺の向かい合う辺
に対称に配置しても良い。半導体チップ２の４箇所の角
部に対称に配置したり、もしくは半導体チップ２の４辺
の向かい合う辺に対称に配置することにより、半導体チ
ップ２とプリント配線基板１との接合の安定性を確保す
ることができる。
【００１８】以下、上記のような本実施の形態１のＣＳ
Ｐの製造方法について、図５〜図１１を用いて工程順に
説明する。
Ｐの製造方法について、図５〜図１１を用いて工程順に
説明する。
【００１９】まず、図５および図６に示すように、内部
に所定の回路（図示は省略）が形成され、その主面上に
下地金属４Ａ、４Ｂが配置された半導体チップ２を準備
する。ここで、下地金属４Ａは、前記回路と電気的に接
続されているものとする。また、下地金属４Ａと下地金
属４Ｂとは同一の材料から形成されており、本実施の形
態１では、アルミニウム合金（アルミリッチ合金）であ
ることを例示できる。
に所定の回路（図示は省略）が形成され、その主面上に
下地金属４Ａ、４Ｂが配置された半導体チップ２を準備
する。ここで、下地金属４Ａは、前記回路と電気的に接
続されているものとする。また、下地金属４Ａと下地金
属４Ｂとは同一の材料から形成されており、本実施の形
態１では、アルミニウム合金（アルミリッチ合金）であ
ることを例示できる。
【００２０】さらに、図７および図８に示すように、上
記半導体チップ２における下地金属４Ａ、４Ｂの位置と
対応した位置に、それぞれランド５Ａおよび金属パター
ン５Ｂが配置されたプリント配線基板１を用意する。ラ
ンド５Ａは、後の工程において下地金属４Ａと電気的に
接続することが可能である。また、ランド５Ａと金属パ
ターン５Ｂとは同一の材料から形成されており、本実施
の形態１では、金（金めっき）であることを例示でき
る。
記半導体チップ２における下地金属４Ａ、４Ｂの位置と
対応した位置に、それぞれランド５Ａおよび金属パター
ン５Ｂが配置されたプリント配線基板１を用意する。ラ
ンド５Ａは、後の工程において下地金属４Ａと電気的に
接続することが可能である。また、ランド５Ａと金属パ
ターン５Ｂとは同一の材料から形成されており、本実施
の形態１では、金（金めっき）であることを例示でき
る。
【００２１】次に、図９および図１０に示すように、下
地金属４Ａ、４Ｂ上に、それぞれはんだまたはＡｇから
なるバンプ電極３および接続部材６の形成を行う。この
バンプ電極３および接続部材６の形成方法としては、め
っき法を例示することができる。その形成工程は、まず
半導体チップ２上にめっきシード層（図示は省略）を形
成する。次に、フォトリソグラフィ技術によりパターニ
ングされたフォトレジスト膜を用い、たとえば電解めっ
き法により下地金属４Ａ、４Ｂ上に、それぞれバンプ電
極３および接続部材６となる薄膜を形成する。続いて、
そのフォトレジスト膜を除去した後、バンプ電極３およ
び接続部材６が形成された領域以外のシード層を除去す
ることによりバンプ電極３および接続部材６を形成す
る。
地金属４Ａ、４Ｂ上に、それぞれはんだまたはＡｇから
なるバンプ電極３および接続部材６の形成を行う。この
バンプ電極３および接続部材６の形成方法としては、め
っき法を例示することができる。その形成工程は、まず
半導体チップ２上にめっきシード層（図示は省略）を形
成する。次に、フォトリソグラフィ技術によりパターニ
ングされたフォトレジスト膜を用い、たとえば電解めっ
き法により下地金属４Ａ、４Ｂ上に、それぞれバンプ電
極３および接続部材６となる薄膜を形成する。続いて、
そのフォトレジスト膜を除去した後、バンプ電極３およ
び接続部材６が形成された領域以外のシード層を除去す
ることによりバンプ電極３および接続部材６を形成す
る。
【００２２】次に、半導体チップ２の主面をプリント配
線基板１の主面側に向け、プリント配線基板１上の所定
の位置に配置する。この時、バンプ電極３は対応するラ
ンド５Ａ上に配置し、接続部材６は対応する金属パター
ン５Ｂ上に配置する。
線基板１の主面側に向け、プリント配線基板１上の所定
の位置に配置する。この時、バンプ電極３は対応するラ
ンド５Ａ上に配置し、接続部材６は対応する金属パター
ン５Ｂ上に配置する。
【００２３】続いて、加熱処理によりバンプ電極３およ
び接続部材６を溶融させて、それぞれランド５Ａおよび
金属パターン５Ｂと接続することにより、半導体チップ
２とプリント配線基板１とを電気的に接続することがで
きる。なお、バンプ電極３および接続部材６をそれぞれ
ランド５Ａおよび金属パターン５Ｂと接続する際には、
熱圧着によって行っても良い。これにより、半導体チッ
プ２をプリント配線基板１へ実装し、図１および図２に
示した本実施の形態１のＣＳＰを製造する。本実施の形
態１のＣＳＰの製造方法によれば、半導体チップ２とプ
リント配線基板１との間のアンダーフィルレジンによる
充填を行わないことから、その製造工程数を縮小するこ
とができる。
び接続部材６を溶融させて、それぞれランド５Ａおよび
金属パターン５Ｂと接続することにより、半導体チップ
２とプリント配線基板１とを電気的に接続することがで
きる。なお、バンプ電極３および接続部材６をそれぞれ
ランド５Ａおよび金属パターン５Ｂと接続する際には、
熱圧着によって行っても良い。これにより、半導体チッ
プ２をプリント配線基板１へ実装し、図１および図２に
示した本実施の形態１のＣＳＰを製造する。本実施の形
態１のＣＳＰの製造方法によれば、半導体チップ２とプ
リント配線基板１との間のアンダーフィルレジンによる
充填を行わないことから、その製造工程数を縮小するこ
とができる。
【００２４】ここで、図１１に示すように、半導体チッ
プ２をプリント配線基板１上に配置する前には、ランド
５Ａおよび金属パターン５Ｂの周囲に、予めバンプ電極
３および接続部材６と同一の材質からなるダム７を形成
しておいても良い。これにより、半導体チップ２をプリ
ント配線基板１へ実装した後において、その接続強度を
向上することができる。これにより、本実施の形態１の
ＣＳＰの信頼度をさらに向上することができる。
プ２をプリント配線基板１上に配置する前には、ランド
５Ａおよび金属パターン５Ｂの周囲に、予めバンプ電極
３および接続部材６と同一の材質からなるダム７を形成
しておいても良い。これにより、半導体チップ２をプリ
ント配線基板１へ実装した後において、その接続強度を
向上することができる。これにより、本実施の形態１の
ＣＳＰの信頼度をさらに向上することができる。
【００２５】（実施の形態２）図１２および図１３は、
それぞれ本実施の形態２のＣＳＰの要部平面図および要
部断面図であり、図１３は図１中のＡ−Ａ線における断
面を示している。
それぞれ本実施の形態２のＣＳＰの要部平面図および要
部断面図であり、図１３は図１中のＡ−Ａ線における断
面を示している。
【００２６】本実施の形態２のＣＳＰにおいては、前記
実施の形態１のＣＳＰにおいて半導体チップ２の主面の
周辺部を取り囲むように配置した接合部材６を、半導体
チップ２の主面の中央部に配置している。接合部材６と
接続する下地金属４Ｂおよび金属パターン５Ｂについて
も同様である。なお、その他の部材の材質、配置位置お
よび製造工程などは前記実施の形態１と同様である。
実施の形態１のＣＳＰにおいて半導体チップ２の主面の
周辺部を取り囲むように配置した接合部材６を、半導体
チップ２の主面の中央部に配置している。接合部材６と
接続する下地金属４Ｂおよび金属パターン５Ｂについて
も同様である。なお、その他の部材の材質、配置位置お
よび製造工程などは前記実施の形態１と同様である。
【００２７】図１２および図１３に示すように、接合部
材６を半導体チップ２の主面の中央部に配置することに
より、接続部材６を溶融させて半導体チップ２をプリン
ト配線基板１へ実装する工程時において、溶融した接続
部材６の表面張力により、半導体チップ２のプリント配
線基板１上での位置合わせを自己整合的に行うことが可
能となる。
材６を半導体チップ２の主面の中央部に配置することに
より、接続部材６を溶融させて半導体チップ２をプリン
ト配線基板１へ実装する工程時において、溶融した接続
部材６の表面張力により、半導体チップ２のプリント配
線基板１上での位置合わせを自己整合的に行うことが可
能となる。
【００２８】また、前記実施の形態１のＣＳＰの場合と
同様に、バンプ電極３と同一の材質からなる接続部材６
を配置することにより、半導体チップ２とプリント配線
基板１との接合強度を高めている。その結果、半導体チ
ップ２とプリント配線基板１との間にアンダーフィルレ
ジンを充填する方法の場合に懸念された、アンダーフィ
ルレジンとバンプ電極３との熱膨張係数の差に起因する
半導体チップ２とプリント配線基板１との剥離を防ぐこ
とが可能となる。これにより、本実施の形態２のＣＳＰ
の信頼性を向上することができる。
同様に、バンプ電極３と同一の材質からなる接続部材６
を配置することにより、半導体チップ２とプリント配線
基板１との接合強度を高めている。その結果、半導体チ
ップ２とプリント配線基板１との間にアンダーフィルレ
ジンを充填する方法の場合に懸念された、アンダーフィ
ルレジンとバンプ電極３との熱膨張係数の差に起因する
半導体チップ２とプリント配線基板１との剥離を防ぐこ
とが可能となる。これにより、本実施の形態２のＣＳＰ
の信頼性を向上することができる。
【００２９】（実施の形態３）図１４および図１５は、
それぞれ本実施の形態３のＣＳＰの要部平面図および要
部断面図であり、図１５は図１中のＡ−Ａ線における断
面を示している。
それぞれ本実施の形態３のＣＳＰの要部平面図および要
部断面図であり、図１５は図１中のＡ−Ａ線における断
面を示している。
【００３０】本実施の形態３のＣＳＰにおいては、たと
えば半導体チップ２中には、スイッチング電源用のパワ
ーデバイス、電動機制御用パワーデバイスまたは車両用
パワーデバイスなどに用いられる、いわゆるパワーＭＯ
ＳＦＥＴ（Metal Oxide Semiconductor Field Effect S
emiconductor）が形成されているものとする。また、た
とえばバンプ電極３Ａは所定位置の下地金属４Ａと接合
することにより上記パワーＭＯＳＦＥＴのゲートと電気
的に接続され、バンプ電極３Ｂについても、所定位置の
下地金属４Ａと接合することにより上記パワーＭＯＳＦ
ＥＴのソースと電気的に接続されてる。すなわち、バン
プ電極３Ａ、３Ｂは、それぞれパワーＭＯＳＦＥＴのゲ
ート電極およびソース電極として用いることができる。
えば半導体チップ２中には、スイッチング電源用のパワ
ーデバイス、電動機制御用パワーデバイスまたは車両用
パワーデバイスなどに用いられる、いわゆるパワーＭＯ
ＳＦＥＴ（Metal Oxide Semiconductor Field Effect S
emiconductor）が形成されているものとする。また、た
とえばバンプ電極３Ａは所定位置の下地金属４Ａと接合
することにより上記パワーＭＯＳＦＥＴのゲートと電気
的に接続され、バンプ電極３Ｂについても、所定位置の
下地金属４Ａと接合することにより上記パワーＭＯＳＦ
ＥＴのソースと電気的に接続されてる。すなわち、バン
プ電極３Ａ、３Ｂは、それぞれパワーＭＯＳＦＥＴのゲ
ート電極およびソース電極として用いることができる。
【００３１】上記バンプ電極３Ａ、３Ｂは、前記実施の
形態１において示したバンプ電極３（図１および図３参
照）と同様に、たとえばはんだまたはＡｇから形成する
ことができる。このようなバンプ電極３Ａ、３Ｂをプリ
ント配線基板１上に形成された所定のランド５Ａに接続
することにより、半導体チップ２のプリント配線基板１
への実装を行っている。なお図１においては、下地金属
４Ａおよびランド５Ａの図示は省略している。
形態１において示したバンプ電極３（図１および図３参
照）と同様に、たとえばはんだまたはＡｇから形成する
ことができる。このようなバンプ電極３Ａ、３Ｂをプリ
ント配線基板１上に形成された所定のランド５Ａに接続
することにより、半導体チップ２のプリント配線基板１
への実装を行っている。なお図１においては、下地金属
４Ａおよびランド５Ａの図示は省略している。
【００３２】バンプ電極３Ａ、３Ｂと同一の材質からな
る接合部材６は、前記実施の形態１のＣＳＰと同様に半
導体チップ２の周辺部を取り囲むように形成され、下地
金属４Ｂを介して半導体チップ２と接合され、金属パタ
ーン５Ｂを介してプリント配線基板１と接合されてい
る。また、本実施の形態３のＣＳＰにおいては、接合部
材６は、下地金属４Ｂを介して上記パワーＭＯＳＦＥＴ
のドレイン（第１電極）と電気的に接続されている。す
なわち、本実施の形態３においては、接合部材６をパワ
ーＭＯＳＦＥＴのドレイン電極として用いることが可能
である。
る接合部材６は、前記実施の形態１のＣＳＰと同様に半
導体チップ２の周辺部を取り囲むように形成され、下地
金属４Ｂを介して半導体チップ２と接合され、金属パタ
ーン５Ｂを介してプリント配線基板１と接合されてい
る。また、本実施の形態３のＣＳＰにおいては、接合部
材６は、下地金属４Ｂを介して上記パワーＭＯＳＦＥＴ
のドレイン（第１電極）と電気的に接続されている。す
なわち、本実施の形態３においては、接合部材６をパワ
ーＭＯＳＦＥＴのドレイン電極として用いることが可能
である。
【００３３】このように、本実施の形態３においては、
バンプ電極３Ａ、３Ｂおよび接合部材６を介して、半導
体チップ２とプリント配線基板１とは電気的に接続され
ている。なお、図１４においては、バンプ電極３Ａ、３
Ｂおよび接続部材６にハッチングを付し、下地金属４Ｂ
および金属パターン５Ｂの図示は省略している。このよ
うな半導体チップ２が、前記実施の形態１の半導体チッ
プ２（図１および図２参照）と同様に、その素子形成面
をプリント配線基板１側に向け、プリント配線基板１に
フェイスダウンボンディングにより実装されている。
バンプ電極３Ａ、３Ｂおよび接合部材６を介して、半導
体チップ２とプリント配線基板１とは電気的に接続され
ている。なお、図１４においては、バンプ電極３Ａ、３
Ｂおよび接続部材６にハッチングを付し、下地金属４Ｂ
および金属パターン５Ｂの図示は省略している。このよ
うな半導体チップ２が、前記実施の形態１の半導体チッ
プ２（図１および図２参照）と同様に、その素子形成面
をプリント配線基板１側に向け、プリント配線基板１に
フェイスダウンボンディングにより実装されている。
【００３４】本実施の形態３においても、前記実施の形
態１のＣＳＰと同様にバンプ電極３Ａ、３Ｂと同一の材
質からなる接続部材６を配置することにより、半導体チ
ップ２とプリント配線基板１との接合強度を高めてい
る。その結果、半導体チップ２とプリント配線基板１と
の間にアンダーフィルレジンを充填する方法の場合に懸
念された、アンダーフィルレジンとバンプ電極３Ａ、３
Ｂおよび接合部材６との熱膨張係数の差に起因する半導
体チップ２とプリント配線基板１との剥離を防ぐことが
可能となる。これにより、本実施の形態３のＣＳＰの信
頼性を向上することができる。
態１のＣＳＰと同様にバンプ電極３Ａ、３Ｂと同一の材
質からなる接続部材６を配置することにより、半導体チ
ップ２とプリント配線基板１との接合強度を高めてい
る。その結果、半導体チップ２とプリント配線基板１と
の間にアンダーフィルレジンを充填する方法の場合に懸
念された、アンダーフィルレジンとバンプ電極３Ａ、３
Ｂおよび接合部材６との熱膨張係数の差に起因する半導
体チップ２とプリント配線基板１との剥離を防ぐことが
可能となる。これにより、本実施の形態３のＣＳＰの信
頼性を向上することができる。
【００３５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３６】たとえば、前記実施の形態においては、バ
ンプ電極をはんだまたはＡｇから形成する場合について
例示したが、Ａｕ（金）から形成してもよい。
ンプ電極をはんだまたはＡｇから形成する場合について
例示したが、Ａｕ（金）から形成してもよい。
【００３７】また、前記実施の形態においては、実装基
板としてプリント配線基板を用いる場合について例示し
たが、これに限定されるものではなく、たとえばセラミ
ック基板やテープキャリア（テープ基材）を用いてもよ
い。
板としてプリント配線基板を用いる場合について例示し
たが、これに限定されるものではなく、たとえばセラミ
ック基板やテープキャリア（テープ基材）を用いてもよ
い。
【００３８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００３９】すなわち、バンプ電極と同一の材質からな
る接続部材を用いて半導体チップと実装基板との接合強
度を高めているので、半導体チップと実装基板との間に
アンダーフィルレジンを充填する方法の場合に懸念され
た、アンダーフィルレジンとバンプ電極との熱膨張係数
の差に起因する半導体チップと実装基板との剥離を防ぐ
ことができる。
る接続部材を用いて半導体チップと実装基板との接合強
度を高めているので、半導体チップと実装基板との間に
アンダーフィルレジンを充填する方法の場合に懸念され
た、アンダーフィルレジンとバンプ電極との熱膨張係数
の差に起因する半導体チップと実装基板との剥離を防ぐ
ことができる。
【図１】本発明の一実施の形態である半導体装置の要部
平面図である。
平面図である。
【図２】図１に示した半導体装置の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の要部
平面図である。
平面図である。
【図４】本発明の一実施の形態である半導体装置の要部
平面図である。
平面図である。
【図５】本発明の一実施の形態である半導体装置の製造
方法を示す要部平面図である。
方法を示す要部平面図である。
【図６】本発明の一実施の形態である半導体装置の製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造
方法を示す要部平面図である。
方法を示す要部平面図である。
【図８】本発明の一実施の形態である半導体装置の製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図９】図５に続く半導体集積回路装置の製造工程中の
要部平面図である。
要部平面図である。
【図１０】図６に続く半導体集積回路装置の製造工程中
の要部断面図である。
の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製
造工程中における実装基板の要部断面図である。
造工程中における実装基板の要部断面図である。
【図１２】本発明の他の実施の形態である半導体装置の
要部平面図である。
要部平面図である。
【図１３】図１２に示した半導体装置の要部断面図であ
る。
る。
【図１４】本発明の他の実施の形態である半導体装置の
要部平面図である。
要部平面図である。
【図１５】図１４に示した半導体装置の要部断面図であ
る。
る。
１ プリント配線基板
２ 半導体チップ
３ バンプ電極
３Ａ バンプ電極
３Ｂ バンプ電極
４Ａ 下地金属
４Ｂ 下地金属
５Ａ ランド
５Ｂ 金属パターン
６ 接続部材
７ ダム
Claims (5)
- 【請求項１】 半導体チップと、これを実装する実装基
板とを、前記半導体チップの主面に形成されたバンプ電
極を介して電気的に接続した構造を有し、前記半導体チ
ップの主面において、前記バンプ電極が配置された領域
の外周または内側に、前記バンプ電極と同一材料を主成
分とし、前記半導体チップの主面と、これに対向する前
記実装基板の実装面とを接続する接続部材を設けたこと
を特徴とする半導体装置。 - 【請求項２】 半導体チップと、これを実装する実装基
板とを、前記半導体チップの主面に形成されたバンプ電
極を介して電気的に接続した構造を有し、前記半導体チ
ップの主面において、前記バンプ電極が配置された領域
の外周の少なくとも４箇所に、前記バンプ電極と同一材
料を主成分とし、前記半導体チップの主面と、これに対
向する前記実装基板の実装面とを接続する接続部材を設
けたことを特徴とする半導体装置。 - 【請求項３】 半導体チップと、これを実装する実装基
板とを、前記半導体チップの主面に形成されたバンプ電
極を介して電気的に接続した構造を有し、前記半導体チ
ップの主面において、前記バンプ電極が配置された領域
の外周または内側に、前記バンプ電極と同一材料を主成
分とし、前記半導体チップの主面と、これに対向する前
記実装基板の実装面とを電気的に接続する接続部材を設
けたことを特徴とする半導体装置。 - 【請求項４】 半導体チップと、これを実装する実装基
板とを、前記半導体チップの主面に形成されたバンプ電
極を介して電気的に接続した構造を有し、前記半導体チ
ップの主面において、前記バンプ電極が配置された領域
の外周の少なくとも４箇所に、前記バンプ電極と同一材
料を主成分とし、前記半導体チップの主面と、これに対
向する前記実装基板の実装面とを電気的に接続する接続
部材を設けたことを特徴とする半導体装置。 - 【請求項５】 トランジスタを含む所定の回路が形成さ
れた半導体チップと、これを実装する実装基板とを、前
記半導体チップの主面に形成されたバンプ電極を介して
電気的に接続した構造を有し、前記半導体チップの主面
において、前記バンプ電極が配置された領域の外周また
は内側に、前記バンプ電極と同一材料を主成分とし、前
記半導体チップの主面と、これに対向する前記実装基板
の実装面とを電気的に接続する接続部材が設けられ、前
記接続部材は前記トランジスタの第１電極と電気的に接
続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194757A JP2003007904A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194757A JP2003007904A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007904A true JP2003007904A (ja) | 2003-01-10 |
Family
ID=19032837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001194757A Pending JP2003007904A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003007904A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010013470A1 (ja) * | 2008-07-31 | 2010-02-04 | 三洋電機株式会社 | 半導体モジュールおよび半導体モジュールを備える携帯機器 |
| JP2015053521A (ja) * | 2009-03-04 | 2015-03-19 | フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー | コンプライアントなボンディング構造を有する装置 |
| CN113270389A (zh) * | 2020-02-17 | 2021-08-17 | 铠侠股份有限公司 | 半导体装置及其制造方法 |
| JP7424157B2 (ja) | 2020-03-25 | 2024-01-30 | Tdk株式会社 | 電子部品及びその製造方法 |
-
2001
- 2001-06-27 JP JP2001194757A patent/JP2003007904A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010013470A1 (ja) * | 2008-07-31 | 2010-02-04 | 三洋電機株式会社 | 半導体モジュールおよび半導体モジュールを備える携帯機器 |
| US8373281B2 (en) | 2008-07-31 | 2013-02-12 | Sanyo Electric Co., Ltd. | Semiconductor module and portable apparatus provided with semiconductor module |
| JP2015053521A (ja) * | 2009-03-04 | 2015-03-19 | フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー | コンプライアントなボンディング構造を有する装置 |
| CN113270389A (zh) * | 2020-02-17 | 2021-08-17 | 铠侠股份有限公司 | 半导体装置及其制造方法 |
| CN113270389B (zh) * | 2020-02-17 | 2023-11-14 | 铠侠股份有限公司 | 半导体装置及其制造方法 |
| JP7424157B2 (ja) | 2020-03-25 | 2024-01-30 | Tdk株式会社 | 電子部品及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
| US7138706B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP5227501B2 (ja) | スタックダイパッケージ及びそれを製造する方法 | |
| JP2002190488A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR20000057332A (ko) | 집적 회로 패키지를 위한 칩 규모 볼 그리드 어레이 | |
| JP2001060645A (ja) | 半導体ダイスの基板への取付用介在物 | |
| JP2825084B2 (ja) | 半導体装置およびその製造方法 | |
| TWI490958B (zh) | 用於具整合被動元件之積體電路封裝之方法與系統 | |
| JP2586344B2 (ja) | キャリアフィルム | |
| JPH11260851A (ja) | 半導体装置及び該半導体装置の製造方法 | |
| US7091623B2 (en) | Multi-chip semiconductor package and fabrication method thereof | |
| JP3687610B2 (ja) | 半導体装置、回路基板及び電子機器 | |
| JP3823636B2 (ja) | 半導体チップモジュール及びその製造方法 | |
| JP2003007904A (ja) | 半導体装置 | |
| JPH0637233A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0322544A (ja) | 半導体装置 | |
| JP2000306949A (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
| JP4168494B2 (ja) | 半導体装置の製造方法 | |
| TWI283048B (en) | New package system for discrete devices | |
| JP3703960B2 (ja) | 半導体装置 | |
| JPH09246416A (ja) | 半導体装置 | |
| JP2004327652A (ja) | 半導体装置およびその製造方法 | |
| US7098075B1 (en) | Integrated circuit and method of producing a carrier wafer for an integrated circuit | |
| JPH10214934A (ja) | 半導体装置及びその製造方法 | |
| JP2002270762A (ja) | 半導体装置 |