JP2561005B2 - 半導体装置 - Google Patents
半導体装置Info
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- semiconductor chip
- chip
- semiconductor device
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- semiconductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】従来の半導体チップ表面の配置を示す図
４の平面図を参照すると、この半導体チップ５は、略中
央部分に縦横多数配列された単位セル領域１からなる回
路領域２があり、その周囲に入出力回路３が位置し、さ
らにその周囲に空領域６があり、この空領域６の周囲で
半導体チップ５の周端部となるところにボンディング・
パッド４が一列に配列されている。
４の平面図を参照すると、この半導体チップ５は、略中
央部分に縦横多数配列された単位セル領域１からなる回
路領域２があり、その周囲に入出力回路３が位置し、さ
らにその周囲に空領域６があり、この空領域６の周囲で
半導体チップ５の周端部となるところにボンディング・
パッド４が一列に配列されている。
【０００３】ここで、ボンディング・パッド４は図示さ
れていないボンディング・ワイヤーで外部のリードに接
続される。入出力回路３は、ボンディング・パッド４の
列と回路領域２との間にあり、入出力バッファ等が形成
されている。この回路領域２内では、単位セル１の配線
選択等を適宜行って所望の機能を持たせ、これら各種機
能を持つ単位セル１を多数組み合わせて、回路領域２を
形成する。
れていないボンディング・ワイヤーで外部のリードに接
続される。入出力回路３は、ボンディング・パッド４の
列と回路領域２との間にあり、入出力バッファ等が形成
されている。この回路領域２内では、単位セル１の配線
選択等を適宜行って所望の機能を持たせ、これら各種機
能を持つ単位セル１を多数組み合わせて、回路領域２を
形成する。
【０００４】このようにして形成された回路領域２とこ
れに必要な入出力回路領域とは、最近の高密度実装技術
により、平面積を極めて小さくすることができる。最近
の製造プロセスの開発により、ここ５年程の間に、１．
２μｍルールから０．５μｍルールで設計されるように
なり、面積比で６：１まで小さくなった。また、この回
路規模に従って必要とされるボンディング・パッド４の
総数即ち外部リードの総数は、極めて多数にのぼる。
れに必要な入出力回路領域とは、最近の高密度実装技術
により、平面積を極めて小さくすることができる。最近
の製造プロセスの開発により、ここ５年程の間に、１．
２μｍルールから０．５μｍルールで設計されるように
なり、面積比で６：１まで小さくなった。また、この回
路規模に従って必要とされるボンディング・パッド４の
総数即ち外部リードの総数は、極めて多数にのぼる。
【０００５】このような半導体装置として、２０８ピン
のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型や
３０８ピンのＱＦＰ型がある。
のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型や
３０８ピンのＱＦＰ型がある。
【０００６】
【発明が解決しようとする課題】このような型の半導体
装置の多数のピンに対応するボンディング・パッド４を
半導体チップ５の周端部にそれぞれ配列する場合、ボン
ディング・ツールでボンディング・パッド４にワイヤを
熱圧着する等の機械的接続手段を用いる関係上、ボンデ
ィング・パッド４の大きさ及びそのピッチの最小寸法が
制限されてしまい、その結果半導体チップ５の周端部の
総距離が大きくなり、このため大きなサイズの半導体チ
ップ５が必要となる。この際、空領域６は不可欠の構成
要件となる。この空領域６は、より高密度の回路領域２
の実装技術が確立するに従い、大きな面積を占めるよう
になっている。このような空領域６をやむを得ず設ける
ことになるため、半導体チップ５を小型にできず、ひい
てはこのパッケージも小型にできないという欠点があっ
た。
装置の多数のピンに対応するボンディング・パッド４を
半導体チップ５の周端部にそれぞれ配列する場合、ボン
ディング・ツールでボンディング・パッド４にワイヤを
熱圧着する等の機械的接続手段を用いる関係上、ボンデ
ィング・パッド４の大きさ及びそのピッチの最小寸法が
制限されてしまい、その結果半導体チップ５の周端部の
総距離が大きくなり、このため大きなサイズの半導体チ
ップ５が必要となる。この際、空領域６は不可欠の構成
要件となる。この空領域６は、より高密度の回路領域２
の実装技術が確立するに従い、大きな面積を占めるよう
になっている。このような空領域６をやむを得ず設ける
ことになるため、半導体チップ５を小型にできず、ひい
てはこのパッケージも小型にできないという欠点があっ
た。
【０００７】観点をかえると、半導体チップ５の最小サ
イズは、周端部に配置されるボンディング・パッド４の
個数で決定されるようになったといえる。このことは、
半導体ウェハあたりの半導体チップの収量を減少させる
という欠点がある。
イズは、周端部に配置されるボンディング・パッド４の
個数で決定されるようになったといえる。このことは、
半導体ウェハあたりの半導体チップの収量を減少させる
という欠点がある。
【０００８】このような欠点を改善するため、半導体チ
ップを三角形とすることにより、同一チップ面積でより
多くのパッドを周端部に配列する構成を開示した実開昭
６３−３１４５号公報や、実開昭６４−３３１号公報等
の例がある。
ップを三角形とすることにより、同一チップ面積でより
多くのパッドを周端部に配列する構成を開示した実開昭
６３−３１４５号公報や、実開昭６４−３３１号公報等
の例がある。
【０００９】しかしながら、これらの例では、単に半導
体チップの外形寸法を三角形にしているのみであり、内
部の回路領域にまでは何ら開示するところがなく、実際
に面積上若干の有利性は認められ得るが、半導体装置と
しての外形寸法上、有意の差が認められ得なかった。
体チップの外形寸法を三角形にしているのみであり、内
部の回路領域にまでは何ら開示するところがなく、実際
に面積上若干の有利性は認められ得るが、半導体装置と
しての外形寸法上、有意の差が認められ得なかった。
【００１０】本発明の目的は、以上のような欠点を解決
し、半導体チップの空領域をなくして、実質的に小型化
できる半導体装置を提供することにある。
し、半導体チップの空領域をなくして、実質的に小型化
できる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、多数の単位セ
ル領域が縦横に多数配列された回路領域と、この回路領
域の周囲に設けた入出力回路領域と、チップ周端部に設
けた多数のパッドとを備えた半導体チップを有する半導
体装置において、前記単位セル領域の平面形状が三角形
であり、かつ前記半導体チップの平面形状が前記三角形
と相似な形であることを特徴とする。
ル領域が縦横に多数配列された回路領域と、この回路領
域の周囲に設けた入出力回路領域と、チップ周端部に設
けた多数のパッドとを備えた半導体チップを有する半導
体装置において、前記単位セル領域の平面形状が三角形
であり、かつ前記半導体チップの平面形状が前記三角形
と相似な形であることを特徴とする。
【００１２】
【実施例】図１は本発明の第１の実施例の半導体装置の
半導体チップを示す平面図である。図１において、この
実施例の半導体チップ８は、平面形状が直角二等辺三角
形となっており、各辺ＡＢ，ＢＣ，ＣＡに沿ってボンデ
ィング・パッド４が配列され、このうち辺ＣＡに沿って
配置されるボンディング・パッド４は、辺ＡＢ，辺ＢＣ
に沿って配置されるパッドに対して、４５度の傾きをな
して、配列されている。
半導体チップを示す平面図である。図１において、この
実施例の半導体チップ８は、平面形状が直角二等辺三角
形となっており、各辺ＡＢ，ＢＣ，ＣＡに沿ってボンデ
ィング・パッド４が配列され、このうち辺ＣＡに沿って
配置されるボンディング・パッド４は、辺ＡＢ，辺ＢＣ
に沿って配置されるパッドに対して、４５度の傾きをな
して、配列されている。
【００１３】これらボンディング・パッド４の配列のす
ぐ内方には、入出力回路領域３が形成され、さらに内方
に回路領域２が形成される。この回路領域２は全体が直
角二等辺三角形をしており、その構成単位となる単位セ
ル１の形状も直角三角形をしており、これらの単位セル
１は、図示されたように、それぞれ９０度，１８０度と
角度を変えて、隙間なく配置される。この半導体チップ
８の周囲長（辺ＡＢ，ＢＣ，ＣＡの合計寸法）は、この
半導体チップ８と同一面積で方形を有した従来のチップ
の周囲長よりも約２１％長くなっていることが、計算上
導き出される。
ぐ内方には、入出力回路領域３が形成され、さらに内方
に回路領域２が形成される。この回路領域２は全体が直
角二等辺三角形をしており、その構成単位となる単位セ
ル１の形状も直角三角形をしており、これらの単位セル
１は、図示されたように、それぞれ９０度，１８０度と
角度を変えて、隙間なく配置される。この半導体チップ
８の周囲長（辺ＡＢ，ＢＣ，ＣＡの合計寸法）は、この
半導体チップ８と同一面積で方形を有した従来のチップ
の周囲長よりも約２１％長くなっていることが、計算上
導き出される。
【００１４】従って、周囲のボンディング・パッド４の
総数は、２１％多く配列され得る。これは図４に示す空
領域６の低減に寄与している。この空領域６の低減に寄
与する他の重要な構成要件として、上述した単位セル
１，回路領域２の形状が上げられる。
総数は、２１％多く配列され得る。これは図４に示す空
領域６の低減に寄与している。この空領域６の低減に寄
与する他の重要な構成要件として、上述した単位セル
１，回路領域２の形状が上げられる。
【００１５】まずこの単位セル１を示す図２の平面図を
参照すると、Ｐチャネル型，Ｎチャネル型電界効果トラ
ンジスタの如き能動素子や受動素子等の素子領域１０が
点線内の略内方に形成される。
参照すると、Ｐチャネル型，Ｎチャネル型電界効果トラ
ンジスタの如き能動素子や受動素子等の素子領域１０が
点線内の略内方に形成される。
【００１６】また、単位セル１の各辺に平行の多数の配
線とこれらの配線に直交する配線とが多層構造で形成さ
れる配線領域１１が点線の略外方に形成される。
線とこれらの配線に直交する配線とが多層構造で形成さ
れる配線領域１１が点線の略外方に形成される。
【００１７】ここで、単位セル１は、半導体チップと相
似な直角二等辺三角形をなし、ここでも、外方の配線領
域１１が、面積上有利に確保できることは、上述したチ
ップの場合に共通する。特に、ここでは隣接する単位セ
ル１同士の配線連絡がスペース上に容易に行えるから、
従来のように部分的に回路領域２の配線が飽和してしま
うような事がなく、隙間なく有効に半導体チップ８を利
用できる。
似な直角二等辺三角形をなし、ここでも、外方の配線領
域１１が、面積上有利に確保できることは、上述したチ
ップの場合に共通する。特に、ここでは隣接する単位セ
ル１同士の配線連絡がスペース上に容易に行えるから、
従来のように部分的に回路領域２の配線が飽和してしま
うような事がなく、隙間なく有効に半導体チップ８を利
用できる。
【００１８】この実施例を観点を変えていえば、半導体
ウェハの一枚あたりの半導体チップ収量が大きくなると
いえる。ボンディング・パッド４を配置する領域の周囲
長がチップサイズを決定してしまうような従来の図４に
示した正方形のチップの約７２％の面積で、同一総数の
ボンディング・パッドが確保できる。これはウェハの一
枚につき、３９％のチップ数の増加が見込めることにな
る。
ウェハの一枚あたりの半導体チップ収量が大きくなると
いえる。ボンディング・パッド４を配置する領域の周囲
長がチップサイズを決定してしまうような従来の図４に
示した正方形のチップの約７２％の面積で、同一総数の
ボンディング・パッドが確保できる。これはウェハの一
枚につき、３９％のチップ数の増加が見込めることにな
る。
【００１９】また、この実施例によれば、従来の長方形
あるいは正方形の半導体チップ用の設計・生産装置がほ
ぼそのまま使用できることである。ゲートアレーの場
合、単位セルを組合わせて所望の論理回路を半導体ウェ
ハ上に実現するのは、現在でもＣＡＤで行っており、最
終の形状が三角形になること以外、機能実現の上でも、
入出力端子番号の制約も現在と変わるところはない。ま
た、ペレットをスルーカットダイシングすれば、三角形
にあわせたコレットとリードフレームを用意するだけ
で、組立上の問題もない。ウェハ状態での機能試験につ
いても、ボンディング・パッドの位置に合わせたプロー
ブボードを作成するだけで良い。
あるいは正方形の半導体チップ用の設計・生産装置がほ
ぼそのまま使用できることである。ゲートアレーの場
合、単位セルを組合わせて所望の論理回路を半導体ウェ
ハ上に実現するのは、現在でもＣＡＤで行っており、最
終の形状が三角形になること以外、機能実現の上でも、
入出力端子番号の制約も現在と変わるところはない。ま
た、ペレットをスルーカットダイシングすれば、三角形
にあわせたコレットとリードフレームを用意するだけ
で、組立上の問題もない。ウェハ状態での機能試験につ
いても、ボンディング・パッドの位置に合わせたプロー
ブボードを作成するだけで良い。
【００２０】図３は本発明の第２の実施例の半導体チッ
プを示す平面図である。図３において、この実施例の半
導体チップ７は正三角形の外形平面をなし、回路領域２
も正三角形となり、これを構成する三角形も正三角形と
なっている。この実施例も空領域を設けなくて済み、図
１と共通するところは詳述しない。
プを示す平面図である。図３において、この実施例の半
導体チップ７は正三角形の外形平面をなし、回路領域２
も正三角形となり、これを構成する三角形も正三角形と
なっている。この実施例も空領域を設けなくて済み、図
１と共通するところは詳述しない。
【００２１】この実施例によれば、正方形のチップと同
じボンディング・パッド数を確保するには、一辺の長さ
を正方形のときの４／３倍にすれば良い。一辺の長さが
４／３の正三角形の面積は約０．５８平方であるから、
半導体ウェハあたりペレット収量は７３％増加させられ
る。
じボンディング・パッド数を確保するには、一辺の長さ
を正方形のときの４／３倍にすれば良い。一辺の長さが
４／３の正三角形の面積は約０．５８平方であるから、
半導体ウェハあたりペレット収量は７３％増加させられ
る。
【００２２】尚、本発明は、直角二等辺三角形と正三角
形の実施例について説明したが、この他の形状、例えば
直角二等辺または正三角形の組み合わせからなる正方
形，長方形，台形や六角形等でも構成できる。
形の実施例について説明したが、この他の形状、例えば
直角二等辺または正三角形の組み合わせからなる正方
形，長方形，台形や六角形等でも構成できる。
【００２３】
【発明の効果】以上説明した通り、本発明は、単位セル
および半導体チップの形状を三角形とすることによっ
て、例えば長方形あるいは正方形のチップと同一機能を
持たせるとすれば、半導体ウェハあたりのペレット収量
を著しく増加させることができる。
および半導体チップの形状を三角形とすることによっ
て、例えば長方形あるいは正方形のチップと同一機能を
持たせるとすれば、半導体ウェハあたりのペレット収量
を著しく増加させることができる。
【図１】本発明の第１の実施例の半導体装置のチップを
示す平面図である。
示す平面図である。
【図２】図１の半導体チップ内の単位セルを示す平面図
である。
である。
【図３】本発明の第２の実施例の平面図である。
【図４】従来の半導体チップを示す平面図である。
１ 単位セル ２ 回路領域 ３ 入出力回路領域 ４ ボンディング・パッド ５，７，８ 半導体チップ ６ 空領域 １０ 素子領域 １１ 配線領域
Claims (3)
- 【請求項１】 多数の単位セル領域が縦横に多数配列さ
れた回路領域と、この回路領域の周囲に設けた入出力回
路領域と、チップ周端部に設けた多数のパッドとを備え
た半導体チップを有する半導体装置において、前記単位
セル領域の平面形状が三角形であり、かつ前記半導体チ
ップの平面形状が前記三角形と相似形であることを特徴
とする半導体装置。 - 【請求項２】 前記三角形が直角二等辺三角形である請
求項１記載の半導体装置。 - 【請求項３】 前記三角形が正三角形である請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892693A JP2561005B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892693A JP2561005B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142584A JPH07142584A (ja) | 1995-06-02 |
| JP2561005B2 true JP2561005B2 (ja) | 1996-12-04 |
Family
ID=17736597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28892693A Expired - Fee Related JP2561005B2 (ja) | 1993-11-18 | 1993-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561005B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5333814B2 (ja) | 2007-09-12 | 2013-11-06 | アイシン精機株式会社 | パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ |
-
1993
- 1993-11-18 JP JP28892693A patent/JP2561005B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142584A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960730 |
|
| LAPS | Cancellation because of no payment of annual fees |