JPH01243441A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH01243441A
JPH01243441A JP63069436A JP6943688A JPH01243441A JP H01243441 A JPH01243441 A JP H01243441A JP 63069436 A JP63069436 A JP 63069436A JP 6943688 A JP6943688 A JP 6943688A JP H01243441 A JPH01243441 A JP H01243441A
Authority
JP
Japan
Prior art keywords
chip
wire
bonding
leads
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63069436A
Other languages
English (en)
Inventor
Michio Tanimoto
道夫 谷本
Masakazu Ozawa
小沢　正和
Michio Okamoto
道夫 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63069436A priority Critical patent/JPH01243441A/ja
Publication of JPH01243441A publication Critical patent/JPH01243441A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、得にボンティングワイヤを使用
する半導体装置に適用して有効な技術に関するものであ
る。
〔従来の技術〕
ＤＩＬＰ、ＬＣＣ等の樹脂封止型半導体装置は、半導体
チップの外側端子（ポンディングパッド）とインナーリ
ードとをワイヤで接続している。ワイヤは、ボールボン
ディング法或は超音波ボンディング法で形成される。前
記半導体チップ、インナーリード及びワイヤは、樹脂封
止部材（レジン）で封止されている。
なお、樹脂封止型半導体装置については、例えば、日経
マグロウヒル社、別冊［マイクロデバイセズＪＮｈ２．
１９８４年６月１１日発行、ｐ８２〜ｐ９２に記載され
ている。
〔発明が解決しようとする課題〕
しかしながら、本発明者は、前述の樹脂封止型半導体装
置について検討した結果、次の問題点が生じることを見
出（７だ。
前述の樹脂封止型半導体装置は、半導体チップの外部端
子が配置される近傍に、その外部端子の機能に対応する
インナーリードが配置されている。
例えば、半導体チップの基準電圧（接地電位）用外部端
子の近傍には、同一機能である基準電圧用リードが配置
されている。このように構成される樹脂封止型半導体装
ｆｆＪ：ｌ−１一つのリードの配置位置（機能）が変更
された場合に、簡単にプリント配線板へ実装することが
できない。つまり、リードの配置位置の変更は、それに
対応する半導体チップの外部端子の位置の変更、それに
接続される配線、入力段回路及び出力段回路のレイアウ
トの変更を必要とする。このリードの配置位置の変更け
、多種少量化が進むにつれて頻度が高くなっている。こ
のため、樹脂封止型半導体装置のリードの機能を必要に
応じて簡単に変更することができないという問題が生じ
る。
また、マイクロコンピュータの半導体チップを有する樹
脂封止型半導体装置は、半導体チップの所足周辺部にタ
イミング信号発生回路が配置されている。タイミング信
号発生回路は、その専用外部端子の近傍に配置されてい
る。タイミング信号発生回路は、各回路のタイミング信
号を出力するように構成されている。
Ｌ７かしながら、タイミング発生回路が最適な位置に配
置されていないので、タイミング信号発生回路と各回路
とを接続する各配線の長さが異なる。
このため、タイミング信号にずれが生じたり、タイミン
グ信号のずれを補正する回路が必要になるという問題が
生じる。
本発明の目的は、半導体チップの外部端子とリード又は
半導体チップ搭載用基板の配線とをワイヤで接続する半
導体装置において、前記リード又は配線の機能を必要に
応じて簡単に変更することが可能な技術を提供すること
にある。
本発明の他の目的は、半導体装置の半導体チップに形成
される回路を最適な位置に配置することが可能な技術を
提供することにある。
本発明の他の目的は、半導体装置の半導体チップの電源
配線圧発生するノイズを低減することが可能な技術を提
供することにある。
本発明の他の目的は、前記夫々の目的を達成すると共に
、前記ワイヤ間の短絡、半導体チップとワイヤとの短絡
を防止することが可能な技術を提供することにある。
本発明の他の目的は、高速のシステム・クロックの使用
が可能なマイクロ・コンピュータ・システム’ｉｆ供す
ることにある。
本発明の他の目的は、１１０セルを有効に活用できるゲ
ートアレーＩＣを提供することにある。
本発明の他の目的は、チップ内の電源ばらつきのないメ
モリＩＣを提供することにある。
本発明の他の目的は、被覆ワイヤに適合したワイヤボン
ディング方法を提供するととＫある。
本発明の他の目的は、レジン・クラックの発生が少なく
、かつ、小型のレジン封止メモＩＪ　Ｉ　Ｃデバイスを
提供することにある。
本発明の他の目的は、仕様変更に自由度のあるリードフ
レームを用いたレジン封止半導体デバイスの組立技術を
提供することにある。
本発明の他の目的は、設計自由度の大きいレジン封止マ
イクロ・コンピュータＩＣデバイスを提供することにあ
る。
本発明の他の目的は、高速動作が可能な１ルチＣＰＵ・
マイクロコンピュータ・システムを提供することにある
。
本発明の他の目的は、多数のＩ１０ビン（Ｐｉｎ）を活
用可能なゲートアレーＩＣ（マスタースライス方式）を
提供することにある。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
半導体装置の半導体チップの外部端子とリード又は半導
体チップ搭載用基板の配線とを、被覆ワイヤをその他の
被覆ワイヤと交差させて接続する。
才た、半導体装置の半導体チップの所定外部端子を半導
体チップの中央部に構成し、この中央部に構成された外
部端子に被覆ワイヤを接続すると共に、被覆ワイヤの他
端をリード又は半導体チップ搭載用基板の配線に接続す
る。
〔作用〕
上記した手段によれば、前記半導体チップの外部端子の
配置を変更することなく、リード又は配線の機能を必要
に応じて簡単に変更できる。
また、半導体装置の半導体チップに形成される回路、例
オはタイミング発生回路を最適な位置に配置し、タイミ
ング発生回路と各回路とを接続する配線長を均一にする
ことができる。
〔実施例〕
以下、本発明の構成について、実施例とともに説明する
。
なお、全国において、同一の機能を有するものは同一の
符号を付け、その繰り返１〜の説明は省略する。
（１）発明の実施例Ｉ： 本発明の実施例■である樹脂封止型半導体装置の概略構
成を第１図（断面図）で示し、樹脂封止型半導体装置の
要部を第２図（第１図の要部拡大断面図）で示す。
第１図に示すように１樹脂封止型半導体装置１は、半導
体チップ（タトえば、ＳＨ、Ｑ　ａ　Ａ　Ｓ）　２とリ
ード３のインナーリード部３Ａとを被覆ワイヤ４で接続
し、これらを樹脂封止部材５で封止している。
前記半導体チップ２は、第２図に示すように、接続金属
膜（Ａｕ−８ｉ共晶、又はＡｇペースト、又はポリイミ
ド系シート状部材）６を介在させてタブ部３Ｃの上部に
搭載されている。半導体チップ２のパッジページロン膜
２Ｂの開口部から露出する外部端子（ポンディングパッ
ド）２Ａには、被覆ワイヤ４の一端部が接続されている
。被珈ワイヤ４の他端部は、前述のようにインナーリー
ド部３Ａに接続されている。前記外部端子２Ａは、例え
ばアルミニウム膜或は所定の添加物が含有されたアルミ
ニウム膜で形成する。前記アウターリード部３Ｂは、樹
脂封止部材５から突出［２ており、プリント配線基板に
形成される配線（端子）に半田等で接続されるように構
成されている。
′前記被覆ワイヤ４は、金属線４Ａの表面に絶縁体４Ｂ
を被覆して構成されている。金属線４Ａｌｌ−ｊ１例、
ｔＪｆ金（ＡＵ）、銅（ｃｕ）、アルミニウム（、ｌ）
で形成する。絶縁体４Ｂは、例えばウレタン樹脂。
ポリイミド樹脂、金属酸化膜（ｃｕＯ、Ｃｕ、０　。
ＡｌｔＯｓ）で形成する。
このように構成される樹脂封止型半導体装置１は、第３
図（要部斜視図）で示すように、部分的に、半導体チッ
プ２の外部端子２人とインナーリード部３Ａとを、被覆
ワイヤ４をその他の被覆ワイヤ４と交差させて接続して
いる。基本的には、外部端子２Ａが配置される近傍に、
その機能に対応したインナーリード部３Ａを配置してい
る。このうち、・・例えば、基単電圧（接地電位ＧＮＤ
）用リード３の配置位置（機能）と電源電圧（回路の動
作電位Ｖｃｃ）用リード３の配置位置（機能）とを変更
する場合に、前記被覆ワイヤ４を交差させて、基準電圧
用外部端子２Ａ、電源電圧用外部端子２Ａの夫々に接続
している。この被覆ワイヤ４の交差は、外部端子２Ａの
配直位ｔｗ、を変更せずに行われている。
このように構成される樹脂封止型半導体装置ｌは、半導
体チップ２の外部端子２Ａの配置を変更することなく、
リード３の配置（機能）を必要に応じて簡単に変更でき
る。つまり、リード３の配置の変更は、半導体チップ２
の外部端子２人の配置の変更や、外部端子２人に接続さ
れる配線（アルミニウム配線）、入力段回路又は出力段
回路のレイアウトを変更する必要がない。
被覆ワイヤ４をその他の被覆ワイヤ４と交差した場合、
表面に絶縁体４Ｂが設けられているので、両者間が短絡
することがない。また、被覆ワイヤ４ば、表面に絶縁体
４Ｂが設けられているので、半導体チップ２やタブ部３
Ｃと短絡することがない。
着た、樹脂封止型半導体装置１は、被覆ワイヤ４が他の
被覆ワイヤ４や半導体チップ２と短絡しないので、半導
体チップ２とインナ−リード全国３Ａとを充分に離隔す
ることができる。つまり、リード３のインナーリード部
３Ａの密度を低減することができるので、リード３の本
数を増加することができ、樹脂封止型半導体装置１の多
ピン化を図ることができる。
以上の実施例を更に、具体的なゲートアレーＩＣに適用
した場合を説明する。
図６ｕ、ＣＭＯＳゲートアレーＩＣの部分模式平面図で
ある。同図において、３Ｃは銅合金よりなるダイボンデ
ィング用のタブでアウターリード２５Ａ−Ｅ及びインナ
ーリード２３Ａ−Ｅととも釦同−の銅シートより打ぬき
又は化学エツチングによりリードフレームの１部として
パターニングされる。２は、タブ３Ｃ上にＡｇペースト
等のダイボンティング材による固着されたゲートアレー
・シリコン・チップで１０ｎｍ角程度で４００μｍ厚の
正方形又は長方形の板状をしている。ここでは図に示さ
ないが、リードの数は、２００〜３００本程度あるのが
普通である。５は、エポキシ系熱硬化性レジンにより、
トランスファーモールドされたレジン・パッケージであ
る。２２Ａ−Ｄは、内部配線用のＡｌと同一層でつくら
れたＡＪボンディング・パッドであり、１００μｍ角程
度で各パッド間のピッチは、１５０μｍ程度である。２
４Ａ〜Ｄは、被覆ワイヤでいわゆるボール・ウェッブ・
ボンディングされている。すなわち、パッド側は、ボー
ルポンチインクされ、インナーリード側はキャピラリに
よって、ウェッブ・ボンディングされる。２６Ａ−Ｄは
、各バットに接続されたＩ１０ユニット（Ｉ１０バッフ
ァ）セルＳ、２７Ａ及びＢは、マクロセルすなわち、内
部ロジック（Ｌｏｇｉｃ）セル領域、２８は配線チャネ
ル領域である。
なお、ゲートアレーの詳細、特にＩ１０セル等圧関して
は、高橋らのＧＢ２，１０４，２８４Ａおよび用島の特
願昭５８−１３４３１６号等に記載されており、これを
援用して記載の一部となす。
この例では、アウターリード２５Ａ−Ｄは、出力ビンで
あり、パッド２２Ｄは、他の出力パッド２２Ａ〜Ｃとと
も罠、それぞれインナーリード２３Ａ、ＤＫ接続される
ように配列されているが、たまたま、■１０セル２６Ｄ
が入力セルに決定されたため、比較的遠い入力ビン２５
ＥＫワイヤボンテイングされることとなった。このよう
に多数の出力パッド列のまんなかに少数の入力パッドを
設ける必要が出てきた場合でも被覆ワイヤによって、ア
ウターリード位置及びインナーリード形状を変更するこ
となく、パッド−リード間の接続を行なうことができる
。
なお、ゲートアレー等の設計手法については、オン著の
「モダン・ＭＯＳ・テクノロジー」、マグロ−ヒル社発
行（ＤｅＷｉ　ｔ　ｔ、　Ｇ、　Ｏｎ　ｇ著［Ｍｏｄｅ
ｒｎ　　ＭＯＳ　　ｔｅｃｈｎｏｌｏｇｙＪ、Ｍｃｇ−
ｒａｗ−Ｈｉｌｌ、　　　１９８６；Ｉ）、３２７〜３
３１）に記載されており、これを援用して記述の一部と
なす。
（２）発明の実施例■： 本実施例■け、マイクロコンピュータ機能の半導体チッ
プを有する樹脂封止型半導体装置に本発明を適用した、
本発明の他の実施例である。
本発明の実施例■である樹脂封止型半導体装置の概略構
成を第４図（要部平面図）で示す。
第４図に示すように、本実施例の樹脂封止型半導体装置
１の半導体チップ２は、マイクロコンピュータ機能を有
している。半導体チップ２は、主に、レジスタ（Ｒ，Ｅ
ＧＩＳＴＥＲ）１１　、インターラブド（ＩＮＴＥ）Ｌ
ＲＵＰＴ）１２　、マイクロコードＲＯＭ（μｍＲＯＭ
）１３．タイマー及びシリアルコミニケーションインタ
ー７ェイス（ＴＩＭＥ／８ＣＩ）１４．タイマー（ＴＩ
ＭＥＲ，）１５　、ＲＡＭ（ＲＡＭ）１６　、ＥＰＦＬ
ＯＭ（ＥＰＲＯＭ）１７、タイミング信号発生回路（Ｏ
８Ｃ）１８で構成されている。
前記タイミング信号発生回路１８は、半導体チップ２の
実質的に中央部忙装置されている。タイミング信号発生
回路１１ｊ、半導体チップ２の外部の外部機器例えば水
晶発振器の信号によって駆動するように構成されている
。タイミング信号発生回゛路１８は、半導体チップ２の
各回路のタイミング信号を発生するように１’Ｍ成され
ている。タイミング信号発生回路１８は、例えば、マイ
クロコーＦＲＯＭＩ　３　、ＲＡＭＩ　６　、ＥＰＲＯ
ＭＩ　７の夫々のテコーダ回路やデータ出力回路のタイ
ミング信号を発生するように構成されている。
タイミング信号発生回路１８は、その近傍すなわち半導
体チップ２の中央部に設けられた外部端子２Ｃとリード
３のインナーリード部３Ａとを被覆ワイヤ４で接続する
ことで、外部機器と接続されている。この外部端子２Ｃ
とインナーリード部３Ａとを接続する被覆ワイヤ４は、
他の被覆ワイヤ４、外部端子２人又は他の回路と短絡す
ることがない。
このように、樹脂封止型半導体装置１において、タイミ
ング信号発生回路１８の外部端子２Ｃを半導体チップ２
の中央部に構成し、この中央部に構成された外部端子２
Ｃに被覆ワイヤ４を接続すると共に、被覆ワイヤ４の他
端をインナーリード部３Ａに接続することにより、タイ
ミング信号発生回路１８を最適な位置に配置し、タイミ
ング信号発生回路１８と各回路とを接続する各配線（例
えばアルミニウム配線）の長を均一にすることができる
。すなわち、各回路に入力するタイミング信号がずれた
り、又タイミング信号のずれを補正する回路が必要とな
らない。
また、本発明は、第４図の下側に示すように、外部端子
２人よりも半導体チップ２の内側の周辺部に、外部端子
２Ａに対向して配置された外部端子２Ｄとインナーリー
ド部３Ａとの接続が、外部端子２人とインナーリード部
３Ａとを接続する被憚ワイヤ４と短絡することなく、被
覆ワイヤ４で接続することができる。
更ニ、マイクロ・コンピュータ・システムへの別の応用
例を説明する。
図７は、マルチ・ＣＰυシステムの平面模式図である。
同図において、２９は、メインＣＰＵであり、３０けサ
ブＣＰＵ、１８はタイミング・クロ、り・ジェネレータ
、３２Ａはその外部への出力パッド、３２Ｂは外部クロ
ック入カッ（ラド、４は被覆ワイヤ、５は、これらを封
止したレジン・パッケージである。
こｑ場合、メイン及びサブのＣＰＵ５は、同一のタイミ
ングで動作する必要がある。従って、クロックは、１８
のクロック・ジェネレータを発生され、メインＣＰＵ２
９の各回路に配布されると同時に、通常の周辺パッドか
ら外部の周辺ＩＣに供給されるとと本に、クロック出力
用中央）（ラド３２Ａより被覆ワイヤを介してサブＣＰ
ｔＪ３０の外部クロック人カパクド３２Ｂより全サブＣ
ＰＵ３０の各回路に供給される。
このようにすることで、マルチＣＰＵシステムにおいて
、システム・クロックを同一のチップ内において、遅延
なく供給できるとと本に、他のＣＰＵチップに対【２て
も遅延を最少におさえることができる。
なお、マイクロ・コンピュータの具体的な事項について
は、素置らの特願昭５８−１９０７７６号及び土用らの
特願昭５９−２４８１０６及び５９−２４８１０８号等
に記載されており、これを援用して記述の一部となす。
更ニ、マイクロ・コンピュータのクロック・ジェネレー
タ及びシステム・クロックの問題については、オズボー
ン著の［アン・イントロダクション・トウ・マイクロコ
ンピュータズＪ　Ｖｏｌ、　ｌ　。
マグロ−ヒル社発行（Ｏｓｂｏｒｎｅ［Ａｎ　　Ｉｎｔ
ｒｏ−ｄｕｃｔｉｏｎ　ｔｏ　Ｍｉｃｒｏｃｏｍｐｕｔ
ｅｒｓ　：　Ｖｏｌｕｍｅｌ−Ｂａｓｉｃ　Ｃｏｎｃｅ
ｐｔｓ　５ｅｃｏｎｄ　ＥｄｉｔｉｏｎＪＭｃｇｒａｗ
−Ｈｉｌｌ　、　）　　１９８０（Ｄｐ、４−１７から
ｐ、４−２４に、マルチ・ＣＰｔＪシステムについては
、モーガン及びウェイト著の「８０８６／８０８８１６
−ビット・マイクロプロセッサ−・プライマＪマグロヒ
ル社（ｃｈｒｉｓｔｏｐｈｅｒ　　Ｌ、ＭｏｒｇａｎＭ
ｉｔｃｈｅｌｌ　　Ｗａｉｔｅ　「８０８６／８０８８
　１６−ｂｉｔ　Ｍｉｃｒａｐｒｏｃｅｓ、ｓｏ＋ｒ　
ＰｒｉｍｅｒＪ　、　Ｍｃｇｒａｗ　−）１ｉ１１．）
１９８２のｐ、３２３〜３３８に、マイクロ・コンピュ
ータのアーキテクチャ−及び各回路ブロックの機能につ
いては、ハリーガーランド著の［イントロダクシ冒ン・
トウ・マイクロプロセッサー・システム・デザイン、」
マグロ−ヒル社（）（ａｒｒｙ　Ｑａｒｌａｎｄｒｌｎ
ｔｒｏｄｕｃｔｉｏｎ　　ｔ。
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　　ｓｙｓｔｅｍ　ｄｅ
ｓｉｇｎＪ　。
Ｍｃｇｒａｗ−Ｈｉ　１１．　）　１９７９（７）Ｉ）
、３５〜５７に記載されており、これを援用して記述の
一部となす。
（３）発明の実施例■ 本実施例■は、樹脂封止型半導体装置の半導体チップの
電源配線に発生するノイズを低減することが可能な、本
発明の他の実施例である。
本発明の実施例■である樹脂封止型半導体装置の概略構
成を第５図（要部平面図）で示す。
第５図に示すように１樹脂封止型半導体装置１の半導体
チップ２の周辺部には、電源配線２１が延在［７ている
。電源配線２１は、詳細に図示していないが、基準電圧
用電源配線と電源電圧用電源配線とで構成されている。
電源配線２１は、半導体チップ２の周辺部に設けられた
入力段回路や出力段回路（バッファ回路）、又は内部回
路の基準電圧、電源電圧の夫々を形成するようＫｓ成さ
れている。電源配線２１の延在する中央部分には、電源
用インナーリード部３Ａと接続される被覆ワイヤ４が接
続されている。
このように、電源配線２１の中央部分に被覆ワイヤ４を
接続することにより、ノイズの引き貫き経路を短縮する
ことができるので、電源配線２１に生じるノイズを即座
に低減することができる。
第１０図は、第５図に示す実施例を更に詳しく示（７た
もの、及びその一つの変形例である。同図において、６
１は、レジン封止体、６　ｚｎｓ　ｉ半導体集積回路チ
ップ、６３Ａは、ＶＣ・Ｃに対応するインナー・リード
、６３Ｂは、Ｖｓｓ（接地）に対応するインナー・リー
ド、６３ＣからＨＨ，他のインナーリード、６４Ａと６
４Ｂは、それぞれＶｃｃ、Ｖｓｓに対応するＡＩボンデ
ィング・パッド、６４Ｃと６４ＥはＶＣＣ用のサブ・ボ
ンディング・パッド、６４Ｄと６４ＦはＶｓｓ（接地）
サブ・ボンディング・パッド、６５ｉｊ％非常に多くの
能動素子と受動素子からなるインナー・ロジック回路、
６６と６７は、それぞれ１００μｍ程度の幅をもつＶｃ
ｃ　、Ｖｓｓ　Ａｌｌ幹線線６８ＡからＮ及びＰとＱは
、Ｉｌｏ、ユニット・セルで、それぞれその近傍におい
て、先の両ｉ幹配線に接続されている。更に、６９Ａか
らＦけ、絶縁ボンディング・ワイヤで、それぞれバット
側は、ボールボンディングされ、リード側は、ウェッヂ
・ボンディングされている。（キャピラリーにより軸対
称ポール・ウェッヂ・ボンディング又は、ネイル・ヘッ
ド・ボンディング。） これに関連する重要な応用例の一つの次に説明する。図
８Ｆｉ、４ＭビットＤＲＡＭレジン封止パッケージ（ｓ
ｏｐタイプ）の平面模式図である。
同図において、５はエポキシ・レジンによるトランスフ
ァー・モールド体、４１ｈ、Ｓｉチップ。
４２はメモリマット、４３Ａ〜Ｊｉｊ、Ｃｕ合金シート
からなるリードであり、その一部は図上で省略されてい
る。これらのリードの内、４３Ａは、Ｖｃｃ端子、４３
ＢはＶ　ｓ　ｓ　（Ｇｎ　ｄ、　）　端子テする。ベレ
ット４１は、その裏面で上記多数のリード上にポリイミ
ドシートを介して絶縁固着されている。
（いわゆるタブ・レス・レジン封止構造）４４Ａ及びＢ
は周辺回路、４５Ａ−Ｔは、ＡＩポンディング・パッド
であり、それらの内、４５Ｂ及び４５Ｎｉ、ＶＣＣ端子
、４５ｈ及ｏ：４ｓｐｈ、ＶＳ３（Ｇｎｄ、）端子であ
る。４６Ａ−Ｇけ、被覆ワイヤであり、１部のパッド及
びインナーリード間では、ワイヤの表示を簡単のために
省略されている。
これらのＤＲＡＭにおいては、チップ４１の長辺が１５
ｍｍ程度になる上に、チップ裏面がリード等から絶縁さ
れているので、チップ上で電源電圧のばらつきが発生す
る。しかし７ながら、図８のように、チップの両端にＶ
ＣＣ及びＶｓｓバッドを１個づつおき、それぞれに対し
て被覆ワイヤによるボンディングを施せば、これらの問
題を回路的対策を施すことなく解決することができる。
なお、上記電源のばらつきの問題については、％イー’
Ｙ−（ＭＯｙｅｒ）ＵＳＦ４，６１２，５６４に、ＤＨ
，ＡＭ一般の前工程プロセスについては清水らのＵＳＦ
　４，６１２，５６５に、いわゆるタブ・レス・タイプ
のパッケージに関しては、沖永らの特願昭６０−５８４
０７号に記述されているので、これを援用して記載の一
部となす。
（４）実施例１〜３に共通して適用される組立てプロセ
スの詳細： 上記各実施例Ｓのワイヤボンディングは、銅（無酸素鋼
など）又はアルミニウム又は金等の３０μｍ径の細線ワ
イヤを用いて行なわれる。以下にその説明を行なう。
図９にワイヤボンディング・プロセスのフローの概要を
示す。以下では、銅ワイヤを実施例・１に適用（７た場
合を中心に説明する。当然、ワイヤとしては、Ａ”（金
）、ｉ（アルミニウム）等が可能である。
本実施例Ｓの半導体装置は、％忙制限されないが、銅合
金からなるリードフレームのタブ３Ｃの上にシリコン単
結晶よりなる半導体ベレット２がＡｇペースト層６によ
って取り付けられ、該ベレット２の電極であるボンティ
ングパッドと外部端子であるインナリード部３Ａとがワ
イヤ４を介して電気的に接続され、かつ前記ベレット２
、ワイヤ４．リードフレームのタブ３Ｃおよびインナリ
ード部３人がモールド用樹脂５を使用するトランスファ
モールド法によって封止されることＫより完成されるも
のである。
本実施例Ｓの半導体装置においては、第９図に示す如く
、ペレット２のポンディングパッド５２とリードのイン
ナリード部３Ａとを接続しているワイヤ４は、９９．９
９重量％以上の純度の鋼４Ａで形成されており、さらＫ
そのボンディング部近傍を除いた表面にウレタン樹脂か
らなる樹脂層４Ｂによって予めコーティングされている
。
特に制限されないが、半導体ペレットのポンディングパ
ッド５２へのワイヤ４のボンディングは、いわゆるボー
ルボンディング法（ボール・ウェッジ・ボンディング法
）によって行われる。
前記ワイヤ４は絶縁性を有するウレタン樹脂でコーティ
ングされているため、ボンディング終了後に該ワイヤ４
が他のワイヤやペレットコーナー等に接触するワイヤタ
ッチが生じてもシ四−ト不−良の発生を有効に防止でき
るものである。
前記の如きワイヤボンディングは、種々の方法で行うこ
とが可能である。
たとえば、寸ず、キャピラリ５４の先端に露出するワイ
ヤ４の先端に、雰囲気としてアルゴンと水素とから成る
ような非酸化性雰囲気を用いた放電加工によってボール
を形成する（図示しない）。
このとき、ワイヤ４の先端のコーティング樹脂は除去さ
れる。次に、第９図（ａ）に示す如く、ボンデインクパ
ッド５２ヘボールボンディングヲ行い、その後、ボンデ
ィングツールであるキャピラリ５４を所定位置まで引き
上げ、ワイヤ４の所定部にレーザ光５５を矢印に示す如
く照射し樹脂層４Ｂを熔融除去［７銅５３を露出させる
。
次いで、キャピラリ５４０位ａｔ銅５３の露出部に下げ
た後、該キャピラリ５４をインナリード部３Ａ上に移動
させ、キャピラリ５４を降下させることにより、ワイヤ
４とインナリード部３Ａとのウェッジ・ボンディングを
行わせる。その後、ワイヤ４を引き上げることによって
その切断を行う。切断後、ワイヤ４の先端部に再びボー
ル全形成し、次のボンディングにそなえる。なお、ボー
ルの形成はワイヤの露出部を電気トーチ等で加熱し溶融
することによって形成されても良い。上記のボンディン
グにおいて、確実なボンディングを可能とするために、
超音波振動を利用した熱圧着ボンディング技術が利用さ
れる。
なお、トランスファーモールド・プロセス九ついテは、
ニス・エム・シー著「グイ中エルニスアイ・テクノロジ
ー、マグロ−ヒル社（ｆ３．Ｍ、Ｓｚｅ著［ＶＬ８　Ｉ
　Ｔｅｃｈｎｏｌｏｇｙ　Ｊ　、　ＭＣｇｒａＷ−Ｈｉ
　ＩＩ、）　１９８３のｐ５７４〜５８１にボール・ウ
ェッジ・ボンディングなど（Ａｕ線による）については
、同書１）、５５５〜５５９に記載されており。
これｆｆ１ｊ用して記述の一部となす。
このような方法でワイヤボンチイングラ行つこ　゛とに
より、予め樹脂層がコーティングされているワイヤを用
いて、通常のボールボンディング法に準じて容易にワイ
ヤボンディングを達成することができる。
以上、本発明者によってなさねた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、徨々変形し得ることは勿論である。
例えば、本発明は、半導体チップの外部端子とリードと
を接続するセラミック封止型半導体装置に適用すること
ができる。
また、本発明は、複数の半導体チップを半導体チップ搭
載用基板（マザーボード）に搭載し、半導体チップの外
部端子と半導体チップ搭械用基板の配線（端子）とをワ
イヤで接続する半導体装置に適用することができる。
〔発明の効果〕
本頓において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
半導体装置のリード又は配線の機能を必要に応じて簡単
に変更することができる。
寸た、半導体装置の半導体チップに形成される回路、例
えばタイミング信号発生回路を最適な位置に配置１２、
タイミング信号発生回路と各回路とを接続する配線長を
均一にすることができる。
【図面の簡単な説明】
第１図は、本発明の実施例■である樹脂封止型半導体装
置の概略構成を示す断面図、 第２図は、前記樹脂封止型半導体装置の要部を示す要部
拡大断面図、 第３図は、前記樹脂封止型半導体装置の要部斜視図、 第４図は、本発明の実施例■である樹脂封止型半導体装
置の概略構成を示す要部平面図、第５図は、本発明の実
施例■である樹脂封止型半導体装置の概略構成を示す要
部平面図である。 第６図は、第１の実施例の別の例のゲートアレーＩＣの
平面図である。 第７図は、第２の実施例のもう一つの例のマルチＣＰＵ
システムのレジン封止デバイスの平面図である。 第８図は、タブ・レス・タイプのＤＲ，ＡＭレジン封止
ＩＣの平面図である。 第９図（ａ）　、　（ｂ）は、第１〜第３の実施例に共
通な製造プロセスＳの模式断面図、 第１０図は、第５図の一つの変形例でチップ上のレイア
ウトの詳細を示したものである。 １・・・レジン封止型半導体装置、２・・・半導体チッ
プ、２Ａ・・・ポンディングパッド（周辺）、２Ｂ・・
・パッジページロン、２Ｃ・・・ボンディングパット（
中心）、２Ｄ・・・ポンディングパッド（内部）、３・
・・リード％　３Ａ・・・インナーリード、３Ｂ・・・
アウターリード、３Ｃ・・・タブ、４・・・被覆ボンデ
ィング・ワイヤ、４Ａ・・・芯線、４Ｂ・・・絶縁被覆
、５・・・レジン封止部材、６・・・グイボンティング
部材、１１・・・レジスタ、１２・・・インタラブド、
１３・・・マイクロ・コード・ＲＯＭ、１４・・・タイ
マーシリアルインターフェイス、１５・・・タイマー、
１６・・・ＲＡＭ、１７・・・ＥＰＲＯＭ、１８・・・
Ｏ８Ｃ，２１・・・電源配線、２２Ａ〜Ｄ・・・パッド
、２３Ａ−Ｅ・・・インナーリード、２４Ａ−Ｄ・・・
ワイヤ、２５Ａ−Ｅ・・・アウターリード、２６ＡＳ−
Ｄ・・・Ｉ１０セル、２７Ａ−Ｂ・・・内部ロジックセ
ル、２８・・・配線チャネル、２９・・・ＣＰＵ１．３
０・・・ＣＰＵ２，３２Ａ・・・中心クロック用パッド
（出力）、３２Ｂ・・・中心クロック用パッド（入力）
。 箱４図 第　５　図 第　　　８　　図 ５Ｍ

Claims (1)

  1. 【特許請求の範囲】 １、半導体チップの外部端子とリード又は半導体チップ
    搭載用基板上に形成される配線とをワイヤで接続する半
    導体装置において、前記ワイヤを金属線表面に絶縁体を
    被覆した被覆ワイヤで構成し、該被覆ワイヤの少なくと
    も１本をそれに隣接する被覆ワイヤと交差させて、前記
    半導体チップの外部端子とリード又は配線とを接続した
    ことを特徴とする半導体装置。 ２、前記被覆ワイヤの交差は、前記半導体チップの外部
    端子の配置を変更することなく、前記リード又は配線の
    機能を変更できるように構成されていることを特徴とす
    る特許請求の範囲第１項に記載の半導体装置。 ３、半導体チップの外部端子とリード又は半導体チップ
    搭載用基板上に形成される配線とをワイヤで接続する半
    導体装置において、前記所定の外部端子を半導体チップ
    の中央部に構成し、前記ワイヤを金属線表面に絶縁体を
    被覆した被覆ワイヤで構成し、該被覆ワイヤの一端を前
    記半導体チップの中央部に構成された外部端子に接続す
    ると共に、他端を前記リード又は配線に接続したことを
    特徴とする半導体装置。 ４、前記半導体チップはマイクロコンピュータであり、
    前記中央部に配置される外部端子はタイミング発生回路
    に接続される外部端子であることを特徴とする特許請求
    の範囲第３項に記載の半導体装置。 ５、以下の構成よりなる半導体集積回路装置：（ａ）半
    導体集積回路チップは、第１及び第２の主面をもつ； （ｂ）上記第１の主面上に、多数のボンディング、パッ
    ドが形成されている； （ｃ）上記チップ及び上記パッドを封止したレジン封止
    体； （ｄ）多数のリードは、それぞれインナーリードとそれ
    に連結したアウターリードよりなる；上記それぞれのイ
    ンナーリードは、上記封止体内にあり、又、上記それぞ
    れのアウターリードは、上記封止体から突出している； （ｅ）上記リードのおのおののインナーリードと対応す
    る上記パッドの１つのそれぞれ接続するボンディング、
    ワイヤと、上記ワイヤは、上記レジン封止体内に封止さ
    れている； 以上において、上記ワイヤの少なくとも１つは、そのワ
    イヤのほぼ全体にわたって、その全周にわたって絶縁フ
    ィルムが形成され、かつ、上記ワイヤの内その他のワイ
    ヤの内の少なくとも一本と、上記チップの主面への正射
    影に関して交又するようにワイヤボンディングされてい
    る。 ６、上記請求項５記載のデバイスにおいて、上記その他
    のワイヤは、そのワイヤのほぼ全体にわたって、その全
    周にわたった絶縁フィルムが形成されている。 ７、上記請求項６記載のデバイスにおいて、上記多数の
    ワイヤは、それぞれポール・ウェッヂ・ボンディングさ
    れている。 ８、上記請求項７記載のデバイスにおいて、上記封止体
    けトランスファー・モールド法により形成されている。 ９、上記請求項８記載のデバイスにおいて、上記ワイヤ
    は、その全長にわたり上記絶縁フィルムで被覆されたも
    ので、ボンディング・プロセス中に対応するリード又は
    パッドに接続される部分及びその近傍の被覆を除去する
    。 １０、上記請求項９記載のデバイスにおいて、上記被覆
    は、主に有機樹脂よりなる。 １１、以下の構成よりなる半導体デバイス：（ａ）半導
    体チップは、第１及び第２の主面を有する； （ｂ）上記チップの第１の主面上の相当部分を占有する
    内部ロジック回路と； （ｃ）上記チップの周辺にそって設けられた多数のボン
    ディング・パッドと、 上記多数のパッドは、第１及び第２の集合を含む；ここ
    で、第１のパッド集合の各要素は第１の機能を持ち一方
    、第２のパッド集合の各要素は第２の機能を持つ； （ｄ）上記チップの周辺外側にその第１の端部が近接す
    るように設けられた多数のリードと；（ｅ）上記リード
    と上記パッド間をつなぐ多数のボンディング・ワイヤと
    ； （ｆ）上記チップ、上記ワイヤ及び上記リードの第１の
    端およびその近傍を封止するレジン封止体と； 以上において、上記第１の機能の第１のパッド集合は、
    上記チップの一辺にほぼ連続して配列され、その中に上
    記第２のパッド集合の内の少数の要素が含まれている場
    合、これらの第２の機能パッドとそれから遠い位置の対
    応する上記リードの一つとのボンディングは、絶縁被覆
    ワイヤによりなされている。 １２、上記請求項１１記載のデバイスにおいて、上記チ
    ップは、ゲートアレーＩＣである。 １３、上記請求項１２記載のデバイスにおいて、上記第
    １機能のパッドは、出力パッド又は入力パッドのいずれ
    か一方であり、上記第２機能のパッドは、その他方であ
    る。 １４、上記請求項１３記載のデバイスにおいて、上記レ
    ジン封止体はトランスファ・モールドによって形成され
    ている。 １５、以下の構成よりなる半導体集積回路マイクロコン
    ピュータデバイス： （ａ）少なくとも一つのＣＰＵを搭載した第１の半導体
    チップは、第１及び第２の主面を有する、この第１の主
    面上に集積回路が形成されている；（ｂ）上記チップの
    上記第１の主面上の周辺から、はなれた中央又は内部領
    域に形成された少なくとも１つの第１のボンディングパ
    ッドと； （ｃ）上記チップの上記第１の主面上に設けられた多数
    の第２のボンディング・パッドと； （ｄ）上記チップの周辺のその第１の端部が近接するよ
    うに設けられた多数のリードと； （ｅ）上記リードの第１端部のいずれか１つと対応する
    上記多数の第２のパッドの１つをそれぞれ接続する多数
    のボンディング・ワイヤと；（ｆ）上記リードの第１端
    部のいずれか１つと対応する上記第１のパッド間を接続
    する被覆ボンディング・ワイヤと； （ｇ）上記チップ、上記リードの上記第１端、上記ワイ
    ヤ及び被覆ワイヤを封止するレジン封止体。 １６、上記請求項１５記載のデバイスにおいて、上記封
    止体はトランスファーモールド法により形成される。 １７、上記請求項１６記載のデバイスにおいて、上記第
    １のパッドは、クロック・パルス発生回路からのクロッ
    ク・パルス出力端子である。 １８、上記請求項１７記載のデバイスにおいて、上記被
    覆ワイヤは、ボンディング部以外のほとんどの部分が全
    面的に絶縁フィルムでおおわれている。 １９、上記請求項１８記載のデバイスにおいて、上記ボ
    ンディング部の被覆の除去は、ボンディング中にそのワ
    イヤの全額にわたった被覆するコート材の当該ボンディ
    ング部を除去することにより行なわれる。 ２０、レジン封止半導体集積回路マイクロ・コンピュー
    タデバイスは、単１のレジン封止体内に第１及び第２の
    ＣＰＵチップを含む：以下の構成よりなる： （ａ）上記第１のＣＰＵチップ上に設けられたシステム
    ・クロック発生回路と； （ｂ）上記クロック信号を外部に出力するために上記第
    １のＣＰＵチップ上に設けられたクロック出力パッドと
    ； （ｃ）上記第２のＣＰＵチップ上に設けられたシステム
    ・クロックを外部より導入するためのクロック入力パッ
    ドと； （ｄ）上記クロック出力及び入力パッド間を接続するボ
    ンディング・ワイヤと。 ２１、上記請求項２０記載のデバイスにおいて、上記ワ
    イヤは、絶縁被覆ワイヤである。 ２２、上記請求項２１記載のデバイスにおいて、上記ワ
    イヤは、上記第１のＣＰＵチップ上の上記出力パッドに
    ボールボンディングされ、上記第２のＣＰＵチップの上
    記入力パッドにウエッヂ・ボンディングされている。 ２３、半導体集積回路メモリ装置は、以下の構成よりな
    る： （ａ）長方形の板状のメモリ・チップは、第１及び第２
    の主面、第１及び第２の短辺、及び第１及び第２の長辺
    を有する； （ｂ）上記チップの上記第１の主面の中央部のほぼ全額
    を占有する１つ又は複数のメモリマットと； （ｃ）上記チップの上記第１の主面上の第１の短辺の近
    傍に設けられたＶｃｃ又はＶｓｓのいずれかに対応する
    第１の電源パッドと； （ｄ）上記チップの上記第１の主面上の上記第２の短辺
    の近傍に設けられた上記いずれかに対応する第２の電源
    パッドと； （ｅ）上記チップをその内部に封止する比較的薄いほぼ
    直方体類似の形体を有するレジン封止体と； この封止体は、第１及び第２の対向する主面、第１及び
    第２の対抗する長側面及び第１及び第２の対抗する短側
    面を有し、上記チップは、その上記第１の主面と上記封
    止体の上記第１の主面がほぼ平行であり、その上記第１
    の長辺と上記封止体の上記第１の長側辺がほぼ平行にな
    り、かつ、上記チップの上記第１の長辺と上記封止体の
    上記第１の長側面が上記チップの上記第１の長辺のほぼ
    全長にわたり近接するように、上記封止体のほぼ中央に
    上記チップのほぼ中央が大略的に一致するようにされて
    いる； （ｆ）複数のリードのおのおのは、アウターリードとそ
    れに連結したインナーリードよりなり、これらのリード
    の各アウターリードは、上記封止体の上記第１の長側面
    よりその長手方向に１列に並んでほぼ等間隔で突出し、
    一方、各インナーリードは上記封止体内に封止されてい
    る；（ｇ）上記インナーリードの内の１つは、１本又は
    ２本の絶縁被覆ワイヤを介して、上記第１、第２の電源
    パッドの両方に接続されている；このワイヤは、上記レ
    ジン封止体内に封止されている。 ２４、上記請求項２３記載のデバイスにおいて、上記チ
    ップ下には、単一の広い面積の上記チップ固着用のタブ
    がない。 ２５、上記請求項２４記載のデバイスにおいて、上記チ
    ップは、その上記第２の主面において、絶縁フィルム部
    材を介して、上記複数のインナーリード上に固着されて
    いる。 ２６、上記請求項２３記載のデバイスにおいて、上記チ
    ップは、ＤＲＡＭチップである。 ２７、上記請求項２３記載のデバイスにおいて、上記１
    つのインナーリードは内端で分枝しており、それら分枝
    の端部において、上記１本又は２本のワイヤでボンディ
    ングが行なわれている。 ２８、上記請求項２３記載のデバイスにおいて、上記レ
    ジン封止体は、トランスファーモールド法により形成さ
    れている。 ２９、半導体デバイスの製造方法は、以下のステップか
    らなる： （ａ）リードフレーム上に素子ペレットを固着する工程
    ； （ｂ）リードフレームのボンディング部と対応するペレ
    ット上のパッドをワイヤで接続する工程；（ｃ）上記ペ
    レット、リードのボンディング部及び上記ボンディング
    ・ワイヤをレジンで封止する工程； （ｄ）上記封止体をフレームから分離する工程；ここに
    おいて、リードのレイアウトを変更することなく、所望
    の仕様に従って、ワイヤでボンディングするにあたり、
    少なくともレジン封止時にワイヤーショートが発生する
    可能性の高い部分を絶縁被覆ワイヤにて行なう。 ３０、上記請求項２９記載の方法において、全ワイヤが
    絶縁被覆ワイヤである。 ３１、上記請求項３０記載の方法において、上記ペレッ
    トは、ゲートアレーである。 ３２、上記請求項３０記載の方法において、上記ワイヤ
    には、はじめその全長にわたり有機コートがされており
    、ボンディング中にボンディング点に対応する部分の同
    コートを除去する。 ３３、上記請求項３２記載の方法において、上記ペレッ
    トは、マイクロコンピュータのＣＰＵである。 ３４、上記請求項３２記載の方法において、上記ペレッ
    トは、ＤＲＡＭチップである。 ３５、上記請求項３２記載の方法において、上記ワイヤ
    は実質的高純度のＣｕのみからなる。
JP63069436A 1988-03-25 1988-03-25 半導体装置及びその製造方法 Pending JPH01243441A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63069436A JPH01243441A (ja) 1988-03-25 1988-03-25 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63069436A JPH01243441A (ja) 1988-03-25 1988-03-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH01243441A true JPH01243441A (ja) 1989-09-28

Family

ID=13402585

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63069436A Pending JPH01243441A (ja) 1988-03-25 1988-03-25 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JPH01243441A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0461375A (ja) * 1990-06-29 1992-02-27 Sharp Corp 半導体記憶装置の製造方法
EP0601323A1 (en) * 1992-12-10 1994-06-15 International Business Machines Corporation Integrated circuit chip composite
US6943441B2 (en) 1998-07-06 2005-09-13 Renesas Technology Corp. Semiconductor device
WO2006003844A1 (ja) * 2004-07-06 2006-01-12 Konica Minolta Holdings, Inc. 半導体装置、その製造方法及び電子装置
JP2007088453A (ja) * 2005-09-23 2007-04-05 Freescale Semiconductor Inc スタックダイパッケージを製造する方法
US7525813B2 (en) 1998-07-06 2009-04-28 Renesas Technology Corp. Semiconductor device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0461375A (ja) * 1990-06-29 1992-02-27 Sharp Corp 半導体記憶装置の製造方法
EP0601323A1 (en) * 1992-12-10 1994-06-15 International Business Machines Corporation Integrated circuit chip composite
US5656830A (en) * 1992-12-10 1997-08-12 International Business Machines Corp. Integrated circuit chip composite having a parylene coating
US6943441B2 (en) 1998-07-06 2005-09-13 Renesas Technology Corp. Semiconductor device
US7068521B2 (en) 1998-07-06 2006-06-27 Renesas Technology Corp. Semiconductor device
US7525813B2 (en) 1998-07-06 2009-04-28 Renesas Technology Corp. Semiconductor device
US7817437B2 (en) 1998-07-06 2010-10-19 Renensas Electronics Corporation Semiconductor device
US8295057B2 (en) 1998-07-06 2012-10-23 Murata Manufacturing Co., Ltd. Semiconductor device
WO2006003844A1 (ja) * 2004-07-06 2006-01-12 Konica Minolta Holdings, Inc. 半導体装置、その製造方法及び電子装置
JPWO2006003844A1 (ja) * 2004-07-06 2008-04-24 コニカミノルタホールディングス株式会社 半導体装置、その製造方法及び電子装置
JP4946438B2 (ja) * 2004-07-06 2012-06-06 コニカミノルタホールディングス株式会社 半導体装置、その製造方法及び電子装置
JP2007088453A (ja) * 2005-09-23 2007-04-05 Freescale Semiconductor Inc スタックダイパッケージを製造する方法

Similar Documents

Publication Publication Date Title
EP0461639B1 (en) Plastic-molded-type semiconductor device
US5245215A (en) Multichip packaged semiconductor device and method for manufacturing the same
JP2567961B2 (ja) 半導体装置及びリ−ドフレ−ム
US7078824B2 (en) Semiconductor device having a switch circuit
US6762079B2 (en) Methods for fabricating dual loc semiconductor die assembly employing floating lead finger structure
JPH01205541A (ja) 樹脂封止型半導体装置及びその製造方法
JPH1092972A (ja) 集積回路用パッケージ
US6498389B1 (en) Ultra-thin semiconductor package device using a support tape
JP2983620B2 (ja) 半導体装置及びその製造方法
JPH01243441A (ja) 半導体装置及びその製造方法
US20070278659A1 (en) Semiconductor package substrate and semiconductor package having the same
JPH01215032A (ja) 半導体装置及びその製造方法
JPH07312404A (ja) 樹脂封止型半導体装置
JP2567998B2 (ja) 半導体装置
JPH0234960A (ja) 半導体装置及びその形成方法
JPH01270257A (ja) レジン封止型半導体装置
JP2561005B2 (ja) 半導体装置
JPH04318962A (ja) 半導体装置
JP3052633B2 (ja) 半導体装置
JP2556628B2 (ja) 半導体装置
JPH03201544A (ja) 半導体装置
JPH04133464A (ja) 樹脂封止型半導体装置
JPH1154537A (ja) 半導体装置およびその製造方法
JPH05304241A (ja) 半導体装置
JP2556628C (ja)