JPH03201544A - 半導体装置 - Google Patents

半導体装置

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JPH03201544A
JPH03201544A JP1343672A JP34367289A JPH03201544A JP H03201544 A JPH03201544 A JP H03201544A JP 1343672 A JP1343672 A JP 1343672A JP 34367289 A JP34367289 A JP 34367289A JP H03201544 A JPH03201544 A JP H03201544A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、半導体チップの回
路素子形成面上に複数のインナーリードが配設された半
導体装置に適用して有効な技術に関するものである。
〔従来の技術〕
従来、半導体チップを保護するために樹脂で半導体チッ
プをモールドして封止している。この封止を行う前に、
半導体チップ上にリードを位置決めし、取り付けるため
に、いくつかの方法が用いられている。
例えば、中央にタブを有するリード・フレームを用いる
もので、半導体チップを封入前に取付けて使用する。こ
の従来技術では、半導体チップの周囲近くにある電極パ
ッドを、それに対応するインナーリードにボンディング
ワイヤで接続する方法が知られている。
従来技術による半導体パッケージに共通の問題は、金属
リード・フレームのリード線の出口となる金型のパーテ
ィング・ラインに沿って、亀裂を生じることであった。
また、他の問題は、外部から半導体チップへ、金属リー
ド線に沿って環境中の汚染源が侵入する径路が比較的短
かいことである。
さらに、他の問題は、インナーリードを半導体チップの
電極パッドに接続するために必要なボンディングワイヤ
が比較的長いため、かつ交互に入出力端子を割当てるた
めに、ボンディングワイヤを交差させることができない
ことであった。
そこで、前記問題点を解消するために、半導体チップの
回路素子形成面上に、複数のインナーリードが、前記半
導体チップと絶縁フィルムを介在させて接着剤で接着さ
れ、該インナーリードと半導体チップとがボンディング
ワイヤで電気的に接続され、モールド樹脂で封止された
所詣ＬＯＣ（Ｌ　ｓａｄ　Ｏｎ　Ｃｈｉｐ）構造の半導
体装置において、前記半導体チップの回路素子形成面の
長手方向の中心線の近傍に共用インナーリード（バスパ
ーインナーリード）が設けられた半導体装置が提案され
ている（特開昭６１−２４１９５９参照）。
〔発明が解決しようとする課題〕
しかしながら、本発明者は、前記半導体装置を検討した
結果、以下の問題点を見い出した。
前記半導体装置では、複数のインナーリード及び共用イ
ンナーリードの厚さが厚いため、温度サイクルによる応
力が大きくなり、パッケージにクラックが発生するとい
う問題があった。
また、前記半導体装置では、熱圧着と超音波を併用して
ワイヤボンディングを行う際に、回路素子形成面の回路
素子（例えば、メモリセル）に応力が加わり、破損する
ため、ポンディングパッドを回路素子形成領域上（例え
ば、メモリセル上）に設けることができないため、ポン
ディングパッドは回路素子形成領域以外の上、例えば、
周辺回路の外側に設けられる。そのために、周辺回路の
領域が増大して半導体チップ及びパッケージが大きくな
り、規格のサイズで設計するのが困難になるという問題
があった。
本発明の目的は、ＬＯＧ構造の半導体装置の信頼性を向
上することが可能な技術を提供することにある。
本発明の他の目的は、ＬＯＧ構造の半導体装置のノイズ
を低減することが可能な技術を提供することにある。
本発明の他の目的は、ＬＯＧ構造の半導体装置の動作速
度を向上することが可能な゛技術を提供することにある
。
本発明の他の目的は、ＬＯＧ構造の半導体装置のパッケ
ージ設計の自由度を増大することが可能な技術を提供す
ることにある。
本発明の他の目的は、ＬＯＧ構造の半導体装置の半導体
チップ及びパッケージのサイズを縮小することが可能な
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
半導体チップの回路素子形成面上に、複数のインナーリ
ードが絶縁フィルムを介して配設され。
前記半導体チップの保護膜（パッジベージコン膜）上に
、複数の印刷信号配線、複数の印刷外部端子及びその保
護膜上の中央部分にその長辺に平行に引き伸ばされてい
る印刷共用配線（共用インナーリードエバスパーインナ
ーリードに相当）が設けられ、前記半導体チップとイン
ナーリードとがボンディングワイヤで電気的に接続され
、モールド樹脂で封止される。
〔作　　用〕
前述した手段によれば、半導体チップ内の信号配線が細
くても、保護膜（パッシベーション膜）上では印刷信号
配線は太くすることができるので、動作電流路の抵抗値
を低減することができる。これにより動作速度を向上さ
せることができる。
また、保護膜上では印刷信号配線及び印刷外部端子（電
極パッド＝ポンディングパッド）を設ける場所に対して
自由度が増えるので、どこからも電源に接続できる。こ
れにより短い配線で電流を供給することができるので、
抵抗値を小さくすることができ、高速化をはかることが
できるとともにノイズの低減がはかれる。
また、保護膜上では半導体チップ上の印刷外部端子（電
極パッド）の位置を変えることができるので、半導体チ
ップ及びパッケージのサイズを小さくすることができる
。
また、保護膜上では印刷信号配線及び印刷外部端子（電
極パッド）を設ける場所に対して自由度が増え、半導体
チップ上の印刷外部端子の位置を変えることができるの
で、ＬＯＧ構造の半導体装置のパッケージ設計の自由度
を増大させることができる。
また、保護膜上の中央部分の長辺に平行に引き伸ばされ
ている印刷共用配線が設けられているので、種々の場所
から電源に接続することができる。
以下、本発明の構成について、ＤＲＡＭ　（半導体チッ
プ）を丈−ルド樹脂で封止した樹脂封止型半導体装置に
本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
〔発明の実施例〕
本発明の一実施例である樹脂封止型半導体装置の概略構
成を第１図（部分断面斜視図）、第２図（平面図）、及
び第３図（第２図のイーイ線で切った断面図）で示す。
第１図、第２図及び第３図に示すように、本実施例の半
導体チップ１は、Ｓ　ＯＪ　（Ｓｍａｌｌ　０ｕｔ−１
ｉｎｅ　Ｊ−ｂｅｎｄ）型の樹脂封止型パッケージ２で
封止されている。前記半導体チップ１は、例えば１６［
Ｍｂｉｔ］　Ｘ　１　［ｂｉｔｌの大容量のＤＲＡＭ（
Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ）で構成され、１６゜４８［ｍｍｌ　Ｘ８．５４
［ｍｍｌの平面長方形状で構成されている。この半導体
チップ１は、４００［ｍｉｌ］の樹脂封止型パッケージ
２に封止される。
前記半導体チップ（ＤＲＡＭ）１の回路素子形成面（以
下、主面という）には１図示していないが主にメモリセ
ルアレイ及び周辺回路が配置されている。メモリセルア
レイは、１［ｂｉｔ］の情報を記憶するメモリセル（記
憶素子）を行列状に複数配置している。前記周辺回路は
、直接周辺回路及び間接周辺回路で構成されている。直
接周辺回路は、メモリセルの情報書込み動作や情報読出
し動作を直接制御する回路である。直接周辺回路は、ロ
ウアドレスデコーダ回路、カラムアドレスデコーダ回路
、センスアンプ回路等を含む。間接周辺回路は、前記直
接周辺回路の動作を間接的に制御する回路である。間接
周辺回路は、クロック信号発生回路、バッファ回路等を
含む。
また、第１図及び第４図（印刷配線又はバット部の断面
図）に示すように、前記半導体チップ１のパッシベーシ
ョン膜（保護膜）１０２上には、複数の印刷信号配線３
ＡＰ、複数の印刷ボンブイフグパッド（印刷外部端子）
ＢＰ及びそのパッシベーション膜１０２上の中央部分に
その長辺に平行に引き伸ばされている印刷共用配線（共
用インナーリード：バスバーに相当）３ＡＣがプリント
配線技術により形成されている。前記印刷ポンディング
パッドＢＰと印刷信号配線３ＡＰとは一体に形成され、
該印刷信号配線３ＡＰは前記パッシベーション膜１０２
に形成された接続孔１０３を通して前記半導体チップ１
の内部配線１０４と電気的に接続されている。
前記複数の印刷信号配線３ＡＰ及び印刷共用配線３ＡＣ
上を含む前記半導体チップ１の主面上にはα線の侵入を
防ぐためのポリイミド系の樹脂からなる１０μｍ程度の
厚さのα線侵入防止用保護膜１０５がコーティングされ
ている。このα線侵入防止用保護膜１０５は、所定のマ
スクパターンにより、ドライエツチングでエツチングし
、前記印刷ポンディングパッドＢＰの表面を露出してい
る。
前記印刷信号配線３ＡＰ、印刷ポンディングパッドＢＰ
及び印刷共用配線３ＡＣは、例えば０．２μｍ程度の厚
さのＴｉ膜３０１．２μｍ程度の厚さのＣｕ膜３０２及
び０．２μｍ程度の厚さのＴ　ｉ　＠３０３からなる多
層配線が用いられている。この多層配線はアルミニウム
（Ａ１）配線又は金（Ａｕ）配線であってもよい。つま
り、前記半導体チップｌの能動領域（図示していない）
と印刷信号配線３ＡＰ、印刷ポンディングパッドＢＰ及
び印刷共用配線３ＡＣとが接続孔１０３と内部配線１０
４とを通して電気的に接続される。
第１図及び第３図に示すように、前記半導体チップ１の
主面つまり前記メモリセルアレイ及び周遊回路を配置し
た表面上には、複数のインナーリード３Ａが絶縁フィル
ム４を介して配置している。
この種の樹脂封止型パッケージ２は、半導体チップ１の
主面上にインナーリード３Ａを配置したＬＱＣ（Ｌｅａ
ｄ　Ｏｎ　Ｃｈｉｐ）構造を採用している。ＬＯＧ構造
を採用する樹脂封止型パッケージ２は、半導体チップ１
の形状に規制されずにインナーリード３Ａを自由に引き
回せるので、この引き回しに相当する分、サイズの大き
な半導体チップ１を封止することができる。つまり、Ｌ
ＯＣ＠造を採用する樹脂封止型パッケージ２は、大容量
化に基づき半導体チプ１のサイズが大型化しても、封止
サイズ（パッケージサイズ）は小さく抑えられるので、
実装密度を高めることができる。
第１図、第２図及び第３図に示すように、前記インナー
リード３Ａは、その一端側をアウターリード３Ｂと一体
に構成している。アウターリード３Ｂは、標準規格に基
づき、夫々に印加される信号が規定され、番号が付けら
れている。第１図中、左端手前は１番端子、右端手前は
１４番端子である。右端後側（端子番号は第２図に示す
）は１５番端子、左端後側（端子番号は第２図に示す）
は２８番端子である。つまり、この樹脂封止型パッケー
ジ２は１〜６番端子、９〜１４番端子、１５〜２０番端
子、２３〜２８番端子の合計２４端子で構成されている
。
前記１番端子は電源電圧Ｖｃｃ端子である。前記電源電
圧■ｃｃは例えば回路の動作電圧５［ｖ］である。２番
端子はデータ入力信号端子（Ｄ）、３番端子は空き端子
、４番端子はライトイネーブル信号端子（Ｗ）、５番端
子はロウアドレスストローブ信号端子（ＲＥ）、６番端
子はアドレス信号端子（Ａ□工）である。
９番端子はアドレス信号端子（Ａ１゜）、１ｏ番端子は
アドレス信号端子（Ａ、）、１１番端子はアドレス信号
端子（Ａ、）、１２番端子はアドレス信号端子（Ａ２）
、１３番端子はアドレス信号端子（Ａ、）である、１４
番端子は電源電圧Ｖｃｃ端子である。
第１図中には示していないが、１５番端子は基準電圧Ｖ
ｓｓ端子である。前記基準電圧Ｖｓｓは例えば回路の基
準電圧Ｏ［ｖ］である。１６番端子はアドレス信号端子
（Ａ、）、１７番端子はアドレス信号端子（Ａ、）、１
８番端子はアドレス信号端子（Ａ、）、１９番端子はア
ドレス信号端子（Ａ７）、２０番端子はアドレス信号端
子（Ａ、）である。
第１図中には示していないが、２３番端子はアドレス信
号端子（Ａ、）、２４番端子は空き端子、２５番端子は
カラムアドレスストローブ信号端子（ＣＥ　）、２６番
端子は空き端子、２７番端子はデータ出力信号端子、２
８番端子は基準電圧Ｖｓｓ端子である。
前記インナーリード３Ａの他端側は、半導体チップ１の
長方形状の夫々の長辺を横切り、半導体チップ１の中央
側に引き伸ばされている。インナーリード３Ａの他端側
の先端はボンディングワイヤ５を介在させて半導体チッ
プ１の中央部分に配列されたポンディングパッドＢＰに
接続されている。前記ボンディングワイヤ５はアルミニ
ウム（Ａｆｌ）ワイヤを使用する。また、ボンディング
ワイヤ５としては、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイ
ヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆ワイ
ヤ等を使用してもよい、ボンディングワイヤ５は熱圧着
に超音波振動を併用したボンディング法によりボンディ
ングされている。
前記インナーリード３Ａのうち１番端子、１４番端子の
夫々のインナーリード（Ｖｃｃ）　３　Ａは、前記印刷
共用配線３ＡＣと一体となるように電気的に接続されて
いる。同様に、１５番端子、２８番端子の夫々のインナ
ーリード（Ｖｓｓ）３Ａは、前記印刷共用配線３ＡＣと
一体となるように電気的に接続されている。
１番端子及び１４番端子のインナーリード（Ｖｃｃ）３
Ａ、１５番端子及び２８番端子のインナーリード（Ｖｓ
ｓ）３Ａの夫々は、その他のインナーリード３Ａ（信号
用インナーリード３Ａ）の他端側の先端で規定された領
域内において平行に延在させている。この１番端子及び
１４番端子のインナーリード（Ｖｃｃ）　３　Ａ、１５
番端子及び２８番端子のインナーリード（Ｖｓｓ）　３
　Ａの夫々は、半導体チップ１の主面のどの位置におい
ても電源電圧Ｖｃｃ、基準電圧Ｖｓｓを供給することが
できるように構成されている。つまり、この樹脂封止型
半導体装置は電源ノイズを吸収し易く構成され、半導体
チップ１の動作速度の高速化を図れるように構成されて
いる。
前記半導体チップ１の主面の長方形状の対向する側端部
には、支持リード３Ｃが接着剤により接続固定されてい
る。この支持リード３Ｃは、前記インナーリード３Ａを
半導体チップ１の主面に絶縁フィルム４を介して配設す
るようにリードフレームを半導体チップ１に固定するた
めのものでる。
前記接着剤とルてはエポキシ系樹脂、レゾール系樹脂等
の接着剤を使用する。
前記インナーリード３Ａ、アウターリード３Ｂ、支持リ
ード３Ｃの夫々は、リードフレームから切断され、かつ
、成型されている。
前記半導体チップ１．ボンディングワイヤー５゜インナ
ーリード３Ａ及び支持リード３Ｃはモールド樹脂２Ａで
封止されている。このモールド樹脂２Ａは、低応力化を
図るために、フェノール系硬化剤、シリコーンゴム及び
フィラーが添加されたエポキシ系樹脂を使用している。
シリコーンゴムはエポキシ系樹脂の弾性率と同時に熱膨
張率を低下させる作用がある。フィラーは球形の酸化珪
素粒で形成されており、同様に熱膨張率を低下させる作
用がある。また、パッケージ２の所定位置にインデック
スＩＤ（第１図及び第２図の左端に設けられた切り込み
）が設けられている。
第１図及び第５図（リードフレーム全体平面図）に示す
ように、前記リードフレーム３は、２０本の信号用イン
ナーリード３Ａ及び支持リード（吊りリード）３Ｃで構
成されている。このリードフレーム３は例えばＦｅ−Ｎ
１（例えばＮｉ含有率４２又は５０［％］）合金、Ｃｕ
等で形成されている。
以上の説明かられかるように１本発明によれば、前記半
導体チップ１のパッシベーション膜（保護膜）１０２上
に、複数の印刷信号配線３ＡＰ、複数の印刷ポンディン
グパッド（印刷外部端子）ＢＰ及びそのパッシベーショ
ン１０２上の中央部分にその長辺に平行に引き伸ばされ
ている印刷共用配線（パスパーインナーリード）３ＡＣ
をプリント配線技術により設けることにより、半導体チ
ップ１の内部配線１０４か細くても、パッシベーション
膜１０２上では印刷信号配置３ＡＰ及び印刷共用配線３
ＡＣは太くすることができるので、動作電流路の抵抗値
を低減することができる。これにより動作速度を向上さ
せることができる。
また、保護膜上では印刷信号線３ＡＰ及びポンディング
パッドＢＰを設ける場所に対して自由度が増えるので、
どこからも電源に接続できる。これにより短い配線で電
流を供給することができるので、抵抗値を小さくするこ
とができ、高速化をはかることができるとともにノイズ
の低減がはかれる。
また、パッシベーション膜１０２上では半導体チップ１
上のポンディングパッドＢＰの位置を変えることができ
るので、半導体チップ１及びパッケージ２のサイズを小
さくすることができる。
また、パッシベーション膜１０２上では印刷信号配線３
ＡＰ及びポンディングパッドＢＰを設ける場所に対して
自由度が増え、半導体チップ１上のポンディングパッド
ＢＰの位置を変えることができるので、ＬＯＧ構造の半
導体装置のパッケージ設計の自由度を増大させることが
できる。
また、パッシベーション膜１０２上の中央部分の長辺に
平行に引き伸ばされている印刷共用配線３ＡＣが設けら
れているので、種々の場所から電源に接続することがで
きる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において。
種々変更可能であることは言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
動作電流路の抵抗値を低減することができるので、動作
速度を向上させることができる。
また、どこからも電源に接続できるため、短い配線で電
流を供給することができるので、抵抗値を小さくするこ
とができ、高速化をはかることができるとともにノイズ
の低減がはかれる。
また、保護膜上では半導体チップ上の印刷外部端子（印
刷ボンデインパッド）の位置を変えることができるので
、半導体チップ及びパッケージのサイズを小さくするこ
とができる。
また、保護膜上では印刷外部端子の位置を変えることが
できるので、ＬＯＧ構造の半導体装置のパッケージ設計
の自由度を増大させることができる。
また、保護膜、上の中央部分の長辺に、平行に弓き伸ば
されている印刷共用配線が設けられているので、種々の
場所から電源に接続することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例である樹脂封止型半導体装
置の概略構成を示す部分断面斜視図、第２図は、第１図
の平面図、 第３図は、第２図のイーイ線で切った断面図、第４図は
、印刷信号配線又はボンディングバット部の断面図）、 第５図は、リードフレームの全体平面図である。 図中、１・・・半導体チップ（ＤＲＡＭ）、２・・・樹
脂封止型パッケージ、３・・・リードフレーム、３Ａ・
・・インナーリード、３Ｂ・・・アウターリード、３Ｃ
・・・支持リード、３ＡＣ・・・印刷共用配線、３ＡＰ
・・・印刷信号配線、ＢＰ・・・印刷ボンブイフグパッ
ド（印刷外部端子）、４・・・絶縁フィルム、５・・・
ボンディングワイヤ、１０２・・・パッシベーション膜
（Ｐ　−Ｓ　ｉＮ）　、　１０３・・・接続孔、１０４
・・・内部配線、１０５・・・α線侵入防止用保護膜で
ある。

Claims (1)

    【特許請求の範囲】
  1. １、半導体チップの回路素子形成面上に、複数のインナ
    ーリードが絶縁フィルムを介して配設され、前記半導体
    チップの保護膜上に、複数の印刷信号配線、複数の印刷
    外部端子及びその保護膜上の中央部分にその長辺に平行
    に引き伸ばされている印刷共用配線が設けられ、前記半
    導体チップとインナーリードとがボンディングワイヤで
    電気的に接続され、モールド樹脂で封止されたことを特
    徴とする半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4230039A1 (de) * 1991-10-23 1993-04-29 Mitsubishi Electric Corp Halbleitervorrichtungen
JPH0629437A (ja) * 1992-07-10 1994-02-04 Mitsui High Tec Inc 半導体装置

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JPS61241959A (ja) * 1985-04-18 1986-10-28 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体モジユ−ル
JPH01123428A (ja) * 1987-11-06 1989-05-16 Mitsubishi Electric Corp 半導体装置

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