JP2859360B2 - 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 - Google Patents

半導体装置、半導体装置の製造方法及び半導体装置の実装構造

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、高集積度の大規
模集積回路のパッケージに適用して有効な技術に関する
ものである。
〔従来技術〕 従来、半導体チップを保護するために樹脂で半導体チ
ップをモールドして封止している。この封止を行う前
に、半導体チップ上にリードを位置決めし、取り付ける
ために、いくつかの方法が用いられている。
例えば、中央にタブを有するリード・フレームを用い
るもので、半導体チップを封入前に取り付けて使用す
る。この従来技術では、半導体チップの周囲近くにある
電極パッドを、それに対応するインナーリードにボンデ
ィングワイヤで接続する方法が知られている。
従来技術による半導体パッケージに共通の問題は、金
属リード・ツレームのリード線の出口となる金型のパー
ティング・ラインに沿って、亀裂を生じることであっ
た。
また、他の問題は、外部から半導体チップへ、金属リ
ード線に沿って環境中の汚染源が侵入する径路が比較的
短かいことである。
さらに、他の問題は、インナーリードを半導体チップ
の電極パッドに接続するために必要なボンディングワイ
ヤが比較的長いため、かつ交互に入出力端子を割当てる
ために、ボンディングワイヤを交差させることができな
いことであった。
そこで、前記問題を解消するために、半導体チップの
回路形成面上に、複数のインナーリードが、前記半導体
チップと絶縁フィルムを介在させて接着剤で接着させ、
該インナーリードと半導体チップとがボンディングワイ
ヤで電気的に接続され、モールド樹脂で封止された半導
体装置において、前記半導体チップの回路形成面の長手
方向の中心線の近傍に共用インナーリード（バスバーイ
ンナーリード）が設けられた半導体装置が提案されてい
る（特開昭61−241959号公報）。
この種の半導体装置は、例えばメモリーボード等の実
装基板（例えばプリント配線基板）に多数個配列されて
いる。
〔発明が解決しようとする課題〕
しかしながら、本発明者は、前記従来技術を検討した
結果、以下の問題点を見い出した。
前記半導体装置をモメリーボード等の実装基板の表裏
又は一面に多数個配列し、この半導体装置間を実装基板
に形成された配線で電気的に接続する場合、半導体装置
のリードピン配置形態が一種類（同一）のため、各々の
半導体装置の同一機能を有するリードピン間を迂回配線
で電気的に接続している。このため、半導体装置のリー
ドピン間の間隔（ピッチ）が小さくなると実装基板に形
成される配線の引き回しが困難となり、配線レイアウト
の設計が極めて困難となる問題があった。
そこで、半導体装置のリードピンを逆方向に折り曲げ
て成型し、正規（標準）のリードピン配置の半導体装置
に対して、左右逆のリードピン配置の半導体装置（鏡面
対称）を作製し、実装基板の表裏に正規のリードピン配
置の半導体装置と左右逆のリードピン配置の半導体装置
とを鏡面対称で配列するか、又は実装基板の一面に正規
のリードピン配置の半導体装置と左右逆のリードピン配
置の半導体装置とを交互に配列することが考えられる
が、正規のリードピン配置の半導体装置のリードピンを
逆に折り曲げて成型するための金型が必要になる。又、
リードピンを逆に折り曲げて成型する際、応力が半導体
チップの主面側のパッケージに集中して、半導体チップ
の主面側にクラックが生じるので、半導体チップの回路
形成面（素子面）に水分等による影響を与え、信頼性を
低下させる。
本発明の目的は、正規（標準）のリードピン配置の半
導体装置のリードピンを逆方向に折り曲げることなく左
右逆のリードピン配置の半導体装置を作製することがで
きる技術を提供することにある。
本発明の他の目的は、半導体装置を実装基板（プリン
ト配線基板）の表裏又は一面に多数個配列して実装する
場合において、実装基板の配線及び配線レイアウトの設
計が容易にできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
半導体チップの回路形成面に、複数のインナーリード
が設けられ、該インナーリードと前記回路形成面の半導
体チップの外部端子とが夫々ボンディングワイヤで電気
的に接続された半導体装置において、前記半導体チップ
の外部端子に対し、接続されるインナーリードを標準配
置のものとは変更してボンディングを行なうことによ
り、リードピンの配置を標準配置とは鏡面対称とする。
〔作用〕
前述した手段によれば、ボンディングの変更によって
鏡面配置の半導体装置を得ることができるので、正規
（標準）のリードピン配置の半導体装置のリードピンを
逆方向に折り曲げることなく左右逆のリードピン配置の
半導体装置を作製することができる。
また、前記半導体装置を用いた実装構造では、同一機
能のリードピンは電気的に接続されているので、実装基
板の配線を省略して簡略化が図れると共に、多数の半導
体装置を実装する場合、配線レイアウトの設計が容易に
でき、かつ、実装基板の配線の長さを短くすることがで
きる。また、実装基板の配線面積を低減することができ
るので、配線のない領域に平滑コンデンサ等の回路素子
を形成し、接続することができる。また、実装基板の内
部配線の隣同志の配線間の電気容量を低減することがで
きるので、信号伝達速度を速くすることができる。
以下、本発明の構成について、半導体チップ（DRAM:D
ynamic Random Access Memory）を封止する樹脂封止型
半導体装置に本発明を適用した一実施例とともに説明す
る。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔発明の実施例〕
本発明の一実施例であるDRAM（半導体チップ）を封止
する樹脂封止型半導体装置を第１図（部分断面斜視
図）、第２図（平面図）及び第３図（第２図のイ−イ線
で切った断面図）で示す。
第１図、第２図及び第３図に示すように、DRAM（半導
体チップ）１は、SOJ（Small Out−line J−bend）型の
樹脂封止型パッケージ２で封止されている。DRAM1は、1
6［Mbit］×１［bit］の大容量で構成され、16.48［m
m］×8.54［mm］の平面長方形状で構成されている。こ
のDRAM1は、400［mil］の樹脂封止型パッケージ２に封
止される。
前記DRAM1の回路形成面（以下、主面という）には、
主にメモリセルアレイ及び周辺回路が配置されている。
メモリセルアレイは、後に詳述するが、１［bit］の情
報を記憶するメモリセル（記憶素子）を行列状に複数配
置している。前記周辺回路は、直接周辺回路及び関接周
辺回路で構成されている。直接周辺回路は、メモリセル
の情報書込み動作や情報読出し動作を直接制御する回路
である。直接周辺回路は、ロウアドレスデコーダ回路、
カラムアドレスデコーダ回路、センスアンプ回路等を含
む。関接周辺回路は、前記直接周辺回路の動作を関接的
に制御する回路である。関接周辺回路は、クロック信号
発生回路、バッファ回路等を含む。
前記DRAM1の主面つまり前記メモリセルアレイ及び周
辺回路を配置した表面上には、インナーリード3Aを配置
している。DRAM1とインナーリード3Aとの間には、絶縁
性フィルム４を介在している。絶縁性フィルム４は、例
えばポリイミド系樹脂膜で形成されている。この絶縁性
フィルム４のDRAM1側、インナーリード3A側の夫々の表
面には、接着層（図示しない）が設けられている。接着
層としては、例えばポリエーテルアミドイミド系樹脂や
エポキシ系樹脂を使用する。この種の樹脂封止型パッケ
ージ２は、DRAM1上にインナーリード3Aを配置したLOC
（Lead On Chip）構造を採用している。LOC構造を採用
する樹脂封止型パッケージ２は、DRAM1の形状に規制さ
れずにインナーリード3Aを自由に引き回せるので、この
引き回しに相当する分、サイズの大きなDRAM1を封止す
ることができる。つまり、LOC構造を採用する樹脂封止
型パッケージ２は、大容量化に基づきDRAM1のサイズが
大型化しても、封止サイズ（パッケージサイズ）を小さ
く抑えられるので、実装密度を高めることができる。
前記インナーリード3Aはその一端側をアウターリード
3Bと一体に構成している。アウターリード3Bは、標準規
格に基づき、夫々に印加される信号が規定され、番号が
付されている。第１図中、左端手前は１番端子、右端手
前は14番端子である。右端後側（端子番号はイナンーリ
ード3Aに示す）は15番端子、左端後側は（端子番号はイ
ンナーリード3Aに示す）28番端子である。つまり、この
樹脂封止型パッケージ２は１〜６番端子、９〜14番端
子、15〜20番端子、23〜28番端子の合計24端子で構成さ
れている。
前記１番端子は電源電圧Vcc端子である。前記電源電
圧Vccは例えば回路の動作電圧５［Ｖ］である。２番端
子はデータ信号端子（DQ1）、３番端子はデータ信号端
子（DQ2）、４番端子はライトイネーブル信号端子（W
E）、５番端子はロウアドレスストローブ信号端子（RA
S）、６番端子はアドレス信号端子（A11）である。
９番端子はアドレス信号端子（A10）、10番端子はア
ドレス信号端子（A0）、11番端子はアドレス信号端子
（A1）、12番端子はアドレス信号端子（A2）、13番端子
はアドレス信号端子（A3）である。14番端子は電源電圧
Vcc端子である。
15番端子は基準電圧Vss端子である。前記基準電圧Vss
は例えば回路の基準電圧０［Ｖ］である。16番端子はア
ドレス信号端子（A4）、17番端子はアドレス信号端子
（A5）、18番端子はアドレス信号端子（A6）、19番端子
はアドレス信号端子（A7）、20番端子はアドレス信号端
子（A8）である。
23番端子はアドレス信号端子（A9）、24番端子はアウ
トプットイネーブル信号端子（OE）、25番端子はカラム
アドレスストローブ信号端子（CAS）、26番端子はデー
タ信号端子（DQ3）、27番端子はデータ信号端子（D
Q4）、28番端子は基準電圧Vss端子である。
前記インナーリード3Aの他端側は、DRAM1の長方形状
の夫々の長辺を横切り、DRAM1の中央側に引き伸ばされ
ている。インナーリード3Aの他端側の先端はボンディン
グワイヤ５を介在させてDRAM1の中央部分に配列された
ボンディングパッド（外部端子）BPに接続されている。
前記ボンディングワイヤ５はアルミニウム（Al）ワイヤ
を使用する。また、ボンディングワイヤ５としては、金
（Au）ワイヤ、銅（Cu）ワイヤ、金属ワイヤの表面に絶
縁性樹脂を被覆した被覆ワイヤ等を使用してもよい。ボ
ンディングワイヤ５は熱圧着に超音波振動を併用したボ
ンディング法によりボンディングされている。
前記インナーリード3Aのうち１番端子、14番端子の夫
々のインナーリード（Vcc）3A2は、一体に構成され、DR
AM1の中央部分をその長辺に平行に引き伸ばされている
（このインナーリード（Vcc）3A2は共用インナーリード
又はバスバーインナーリードと言われている）。同様
に、15番端子、28番端子の夫々のインナーリード（Vs
s）3A2は、一体に構成され、DRAM1の中央部分をその長
辺に平行に引き伸ばされている（このインナーリード
（Vss）3A2は共用インナーリード又はバスバーインナー
リードと言われている）。前記共用インナーリード（Vc
c）3A2、共用インナーリード（Vss）3A2の夫々は、その
他のインナーリード3A（信号用インナーリード3A1）の
他端側に先端で規定された領域内において平行に延在さ
せている。この共用インナーリード（Vcc）3A2、共用イ
ンナーリード（Vss）3A2の夫々はDRAM1の主面のどの位
置においても電源電圧Vcc、基準電圧Vssを供給すること
ができるように構成されている。つまり、この樹脂封止
型半導体装置は電源ノイズを吸収し易く構成され、DRAM
1の動作速度の高速化を図れるように構成されている。
前記DRAM1の長方形状の短辺にはチップ支持用リード3
Cが設けられている。
前記インナーリード3A（3A1，3B2）、アウターリード
3B、チップ支持用リード3Cの夫々はリードフレームから
切断されかつ成型されている。リードフレームは例えば
Fe−Ni（例えばNi含有率42又は50［％］合金、Cu等で形
成されている。
前記DRAM1、ボンディングワイヤ５、インナーリード3
A、チップ支持用リード3Cの夫々はモールド樹脂2Aで封
止されている。モールド樹脂2Aは、抵応力化を図るため
に、フェノール系硬化剤、シリコーンゴム及びフィラー
が添加されたエポキシ系樹脂を使用している。シリコー
ンゴムはエポキシ系樹脂の弾性率と同時に熱膨張率を低
下させる作用がある。フィラーは球形の酸化珪素粒で形
成されており、同様に熱膨張率を低下させる作用があ
る。また、パッケージ２の所定位置にインデックスID
（第１図及び第２図の左端に設けられた切り込み）が設
けられている。
次に、DRAM1のレイアウトについて説明する。
本実施例のDRAM1のレイアウトは、第４図（平面図）
に示すように、その主面のＸ方向（又はＹ方向）の中心
線部にボンディングパッド（外部端子）BP及び周辺回路
11が設けられている。そして、これらのボンディングパ
ッド（外部端子）BP及び周辺回路11の両側に多数のメモ
リセル列（メモリマット）12が設けられている。
本実施例のリードフレームは、第１図，第5A図（平面
図）及び第5B図（平面図）に示すように、20本の信号用
インナーリード3A1と２本の共用インナーリード3A2が設
けられている。前記共用インナーリード3A2の所定位置
には、前記半導体チップ１の側端面を接着固定するため
のチップ支持用リード（吊りリード）3Cが設けられてい
る。前記インナーリード3A1は等間隔に配置されてい
る。このようにインナーリード3A1を等間隔に配置する
ことにより、夫々のインナーリード3A1に対する電気容
量が一定になるので、ノイズの影響を低減することがで
き、かつ信号伝送速度の高速化を図ることができる。
また、半導体チップ１の主面と絶縁性フィルム４との
接着、絶縁性フィルム４とインナーリード3Aとの接着
は、接着剤で接着する。また、接着剤は、半導体チップ
１の主面と絶縁性フィルム４との接着には用いないで、
絶縁性フィルム４とインナーリード3Aとの接着にのみ使
用してもよい。
次に、リードフレーム３に絶縁性フィルム４を介在さ
せて接着剤を用いて半導体チップ１を接着固定する方法
について説明する。
第６図（リードフーム３と絶縁性フィルム４と半導体
チップ１との関係を示す展開図）に示すように、半導体
チップの主面の信号用インナーリード3A1、共用インナ
ーリード3A2、吊りリード3Cの夫々に対向する位置の上
に、絶縁性フィルムを介してリードフレーム３の信号用
インナーリード3A1、共用インナーリード3A2、吊りリー
ド3Cを接着剤により接着固定する。
次に、本実施例のリードフレームとボンディングパッ
ド（外部端子）BPとの接続について、第5A図及び第5Bで
説明する。
第5A図に示すように、リードピンの配置が正規（標準
配置）の場合は、信号用インナーリード3A1及び共用イ
ンナーリード3A2とDRAM1とが夫々ボンディングワイヤ５
で電気的に接続されている。そして、リードピンが標準
配置に対して左右逆に配置される場合は、第5B図に示す
ように、信号用インナーリード3A1及び共用インナーリ
ード3A2とDRAM1とが夫々ボンディングワイヤ５で電気的
に接続される。
つまり、第5A図に示すリードピン１〜14が第5B図に示
すリードピン28〜15となるようにDRAM1のボンディング
パッドBPとボンディングワイヤ５で電気的に接続され、
第5A図に示すリードピン15〜28が第5B図に示すリードピ
ン１〜14となるようにDRAM1のボンディングパッドBPと
ボンディングワイヤ５で電気的に接続される。
このように、DRAM1の回路形成面のＸ方向又はＹ方向
の中心線部にボンディングパッドBPを設け、リードピン
が標準配置に対して左右逆に配置されるようにワイヤボ
ンディングすることにより、正規（標準）のリードピン
配置の半導体装置のリードピンを逆方向に折り曲げるこ
となく左右逆のリードピン配置の半導体装置を作製する
ことができる。
そして、第７図に示すように、これらのリードピンの
正規配置の半導体装置30A及びリードピンの正規配置に
対して左右逆のリードピン配置の半導体装置30Bのそれ
ぞれ、例えば、アドレスA8のリードピン（正規の20番ピ
ンと逆の９番ピン）と、リードピンの正規配置の半導体
装置30A及びリードピンの正規配置対して左右逆のリー
ドピン配置の半導体装置30BのアドレスA10のリードピン
（正規の９番ピンと逆の20番ピン）を実装基板（プリン
ト配線基板）20の表裏の同一位置に実装し、実装基板20
に設けられているスルーホールメッキ層21を通して、両
者のアドレスA8のリードピン間及びアドレスA10のリー
ドピン間を容易に電気的に接続することができる。
また、第８図に示すように、実装基板20の一面にリー
ドピンの正規配置の半導体装置30Aとリードピンの正規
配置に対して左右逆のリードピン配置の半導体装置30B
とを交互に配列した場合、同一機能のリードピン、例え
ば、アドレスA8のリードピン（正規の20番ピンと逆の９
番ピン）を実装基板の配線22で電気的に容易に接続する
ことができる。
このように半導体装置を構成することにより、以下の
効果を得ることができる。
（１）実装基板20の配線を省略して簡略化が図れると共
に、多数の半導体装置を実装する場合、配線レイアウト
の設計が容易にでき、実装基板20の配線の長さを短くす
ることができる。
（２）実装基板20の配線面積を低減することができるの
で、配線のない領域に平滑コンデンサ等の回路素子を形
成して接続することができる。
（３）実装基板20の内部配線の隣同志の配線間の電気容
量を低減することができるので、信号伝達速度を速くす
ることができる。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）半導体チップの回路形成面のＸ方向又はＹ方向の
中心線部にボンディングパッドを設け、リードが標準配
置に対して左右逆に配置されるようにワイヤボンディン
グすることができるので、正規（標準）のリードピン配
置の半導体装置のリードピンを逆方向に折り曲げること
なく左右逆のリードピン配置の半導体装置を作製するこ
とができる。
（２）同一機能のリードピンは電気的に接続されている
ので、実装基板の配線を省略して簡略化が図れると共
に、多数の半導体装置を実装する場合、配線レイアウト
の設計が容易にでき、かつ、実装基板の配線の長さを短
くすることができる。
（３）実装基板の配線面積を低減することができるの
で、配線のない領域に平滑コンデンサ等の回路素子を形
成し、接続することができる。
（４）実装基板の内部配線の隣同志の配線間の電気容量
を低減することができるので、信号伝達速度を速くする
ことができる。
【図面の簡単な説明】
第１図は、本発明の実施例ＩであるDRAMを封止する樹脂
封止型半導体装置の部分断面斜視図、 第２図は、第１図の平面図、 第３図は、第２図のイ−イ線で切った断面図、 第４図は、第１図に示すDRAMのレイアウトを示す平面
図、 第5A図及び第5B図は、第１図に示すリードフレームの全
体構成及びワイヤボンディングを説明するための図、 第６図は、第１図に示す半導体チップ、絶縁体、リード
フレームの関係を示す組立展開図、 第７図及び第８図は、本発明の半導体装置の実装例を示
す図である。 図中、１……DRAM、２……樹脂封止型パッケージ、３…
…リードフレーム、3A……インナーリード、3A1……信
号用インナーリード、3A2……共用インナーリード、3B
……アウターリード、3C……チップ支持用リード（吊り
リード）、４……絶縁性フィルム、５……ボンディング
ワイヤ、BP……ボンディングパッド、20……実装基板、
30A……リードピン標準配置の半導体装置、30B……リー
ドピン標準配置に対して左右逆配置の半導体装置。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 301 H01L 21/52 H01L 23/50 H01L 23/52

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体チップの回路形成面に、複数のイン
    ナーリードが設けられ、該インナーリードと前記回路形
    成面の半導体チップの外部端子とが夫々ボンディングワ
    イヤで電気的に接続された半導体装置において、 前記半導体チップの外部端子に対し、接続されるインナ
    ーリードを標準配置のものとは変更してボンディングを
    行なうことにより、リードピンの配置を標準配置とは鏡
    面対称としたことを特徴とする半導体装置。
  2. 【請求項２】前記外部端子が、前記半導体チップの回路
    形成面のＸ方向又はＹ方向の中心線部に設けられている
    ことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】前記インナーリードが、半導体チップの回
    路形成面のＸ方向又はＹ方向の中心線部近傍に設けられ
    た共用インナーリードと、前記半導体チップの回路形成
    面に設けられた信号用インナーリードとからなることを
    特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 【請求項４】半導体チップの回路形成面に、複数のイン
    ナーリードが設けられ、該インナーリードと前記回路形
    成面の半導体チップの外部端子とが夫々ボンディングワ
    イヤで電気的に接続された半導体装置の製造方法におい
    て 前記半導体チップの回路形成面に前記インナーリードを
    設ける工程と、 前記半導体チップの外部端子に対し、接続されるインナ
    ーリードを標準配置のものとは変更してボンディングを
    行なう工程とを有し、 外部端子に対し、接続されるインナーリードを変更する
    ことにより、リードピンの配置を標準配置とは鏡面対称
    としたことを特徴とする半導体装置の製造方法。
  5. 【請求項５】前記外部端子が、前記半導体チップの回路
    形成面のＸ方向又はＹ方向の中心線部に設けられている
    ことを特徴とする請求項４に記載の半導体装置の製造方
    法。
  6. 【請求項６】前記インナーリードが、半導体チップの回
    路形成面のＸ方向又はＹ方向の中心線部近傍に設けられ
    た共用インナーリードと、前記半導体チップの回路形成
    面に設けられた信号用インナーリードとからなることを
    特徴とする請求項４又は請求項５に記載の半導体装置の
    製造方法。
  7. 【請求項７】半導体チップの回路形成面に、複数のイン
    ナーリードが設けられており、前記半導体チップの回路
    形成面に形成された外部端子に対し、接続されるインナ
    ーリードを標準配置のものとは変更して夫々ボンディン
    グを行なうことにより、リードピンの配置を標準配置と
    は鏡面対称とした鏡面配置の半導体装置を、実装基板の
    一面に実装し、実装基板の他面にリードピンが標準配置
    の半導体装置を実装し、 前記鏡面配置の半導体装置と標準配置の半導体装置とで
    は、同一機能のリードピンが、実装基板のスルーホール
    によって電気的に接続されていることを特徴とする半導
    体装置の実装構造。
  8. 【請求項８】半導体チップの回路形成面に、複数のイン
    ナーリードが設けられており、前記半導体チップの回路
    形成面に形成された外部端子に対し、接続されるインナ
    ーリードを標準配置のものとは変更して夫々ボンディン
    グを行なうことにより、リードピンの配置を標準配置と
    は鏡面対称とした鏡面配置の半導体装置と、リードピン
    が標準配置の半導体装置とを、夫々のリードピンを対向
    させて実装し、 前記鏡面配置の半導体装置と標準配置の半導体装置とで
    は、同一機能のリードピンが、実装基板の配線によって
    電気的に接続されていることを特徴とする半導体装置の
    実装構造。
  9. 【請求項９】前記外部端子が、前記半導体チップの回路
    形成面のＸ方向又はＹ方向の中心線部に設けられている
    ことを特徴とする請求項７又は請求項８に記載の半導体
    装置の実装構造。
  10. 【請求項１０】前記インナーリードが、半導体チップの
    回路形成面のＸ方向又はＹ方向の中心線部近傍に設けら
    れた共用インナーリードと、前記半導体チップの回路形
    成面に設けられた信号用インナーリードとからなること
    を特徴とする請求項７乃至請求項９の何れか一項に記載
    の半導体装置の実装構造。
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