JP3104795B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3104795B2
JP3104795B2 JP02108621A JP10862190A JP3104795B2 JP 3104795 B2 JP3104795 B2 JP 3104795B2 JP 02108621 A JP02108621 A JP 02108621A JP 10862190 A JP10862190 A JP 10862190A JP 3104795 B2 JP3104795 B2 JP 3104795B2
Authority
JP
Japan
Prior art keywords
lead
semiconductor device
bonding pad
chip
dram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP02108621A
Other languages
English (en)
Other versions
JPH047867A (ja
Inventor
聡 小口
政道 石原
和弥 伊藤
村上　　元
一郎 安生
俊之 作田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP02108621A priority Critical patent/JP3104795B2/ja
Priority to SG1996009655A priority patent/SG52794A1/en
Priority to EP19910303709 priority patent/EP0454447A3/en
Priority to KR1019910006767A priority patent/KR100240321B1/ko
Priority to US07/691,985 priority patent/US5332922A/en
Priority to TW080103496A priority patent/TW209908B/zh
Publication of JPH047867A publication Critical patent/JPH047867A/ja
Priority to US08/280,381 priority patent/US5701031A/en
Priority to KR1019990006234A priority patent/KR100225968B1/ko
Priority to US09/471,000 priority patent/USRE37539E1/en
Application granted granted Critical
Publication of JP3104795B2 publication Critical patent/JP3104795B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/4569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、最も適切な設計による所定の機能を有する
半導体装置を複数の半導体チップに分割し、良品のみ組
み合せて一つのパッケージに実装する半導体装置に関
し、特に、前記分割された半導体チップが重ね合せられ
た積層構造になっている高集積半導体装置に適用して有
効な技術に関するものである。
〔従来技術〕
従来、複数の半導体チップを一つのパッケージに実装
するものとしては、例えば、特開昭61−284951号公報に
記載されるように、第１の半導体チップの主表面上に前
記半導体チップと異なる第２の半導体チップを相互に表
面が対向するように接合し、これらを一体的にパッケー
ジングした半導体装置がある。
また、特開昭62−283634号公報に記載されるように、
基板上に複数個の半導体チップを積み重ねて実装し、前
記半導体チップと基板上のメタライズ部分をリードで接
続し、さらに前記チップをモールドで保護した半導体装
置がある。
〔発明が解決しようとする課題〕
しかしながら、前記従来技術は、いずれも２個の半導
体チップを積み重ねて実装し、実装密度を向上させるだ
けのためのものであり、高集積半導体装置の最適な設計
をするためのものではなく、何ら設計上の技術として考
慮されておらず、かつ、製造歩留が悪いという問題があ
った。
例えば、64メガビット（Mbit）DRAM（Ｄynamic Ｒand
om Ａccess Ｍemory）以上の半導体記憶装置のようにメ
モリセルの数が膨大になってくると、高速化が難しく、
かつ製造歩留が極めて悪くなるという問題があった。
本発明は、前記問題点を解決するためになされたもの
であり、その課題は、最も適切な設計による半導体装置
が容易に得られる技術を提供することにある。
本発明の他の課題は、半導体チップの数を増しても平
面的には大きくならない高集積半導体装置が得られる技
術を提供することにある。
本発明の他の課題は、半導体チップが重ね合せられた
構造の半導体装置において、電気的特性を向上させるこ
とが可能な技術を提供することにある。
本発明の他の課題は、最も適切な設計による半導体装
置の製造歩留を向上することが可能な技術を提供するこ
とにある。
本発明の前記ならびにその他の課題と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
（１）最も適切な設計による所定の機能を有する半導体
装置が複数の半導体素子又は回路群に分割され、該分割
された半導体素子又は回路を有する複数個の半導体チッ
プが前記分割前の最も適切な設計による所定の機能を有
する半導体装置を再構成するように電気的に接続されて
いる半導体装置。
（２）前記複数個の半導体チップ間の電気的接続は、配
線基板等を介することなく直接ボンディングパッド，ワ
イヤ，リード等により接続されている。
（３）前記複数個の半導体チップは、重ね合せられた積
層構造になっている。
（４）前記半導体チップの回路形成面のＸ方向又はＹ方
向の中心線部にボンディングパッドが設けられ、ボンデ
ィングパッドとリードの電気的接続が標準配置に対して
逆にワイヤボンディングされた半導体チップと、前記ボ
ンディングパッドとリードの電気的接続が標準配置にワ
イヤボンディングされた半導体チップとが、それぞれの
同一機能のリード同志を接着して重ね合せられた積層構
造になっている。
（５）前記分割された各半導体チップは、それぞれ同じ
半導体素子又は回路群からなる。
（６）前記分割された各半導体チップは、それぞれ異な
る半導体素子又は回路群からなる。
（７）最も適切な設計による所定の機能を有する半導体
装置を２分割した同じ半導体素子又は回路を有する２個
の半導体チップが、リードの上に絶縁フィルムを介して
ペレット付けされ、各リードと対応するボンディングパ
ッドとがワイヤボンディングされ、各リードが背合せに
なるように所定位置で折り曲げられて２個の半導体チッ
プの背面が絶縁フィルムを介して接合されている。
（８）最も適切な設計による所定の機能を有する半導体
装置が複数の半導体素子又は回路群に分割され、該分割
された各半導体素子又は回路が形成された複数個の半導
体チップがそれぞれ配線基板に搭載され、これらの配線
基板を重ね合せられ、それぞれが前記分割前の最も適切
な設計による所定の機能を有する半導体装置を再構成す
るように電気的に接続されている。
（９）前記分割された各半導体チップは、それぞれ同じ
プロセス又は異なるプロセスで製造され、その後最も適
切な設計による所定の機能を有する半導体装置に組み合
せられ、一つのパッケージに実装される。
〔作用〕
前述の手段によれば、以下の作用効果を奏する。
（１）及び（２）の手段によれば、最も適切な設計に
よる所定の機能を有する半導体装置が複数の半導体素子
又は回路群に分割され、該分割された半導体素子又は回
路を有する複数個の半導体チップが前記分割前の最も適
切な設計による所定の機能を有する半導体装置を再構成
するように、配線基板等を介することなく、直接ボンデ
ィングパッド，ワイヤ，リード等により電気的に接続さ
れているので、最も適切な設計による半導体装置を容易
に得ることができる。
また、最も適切な設計による半導体装置の製造歩留を
向上することができる。
また、分割により１個のバッファ回路の配置面積が小
さくなるため、その分散配置が容易となる。
また、分割により配線長が短くなることにより、配線
の寄生負荷（抵抗，容量）を低減できるので、信号伝達
の高速化がはかれる。
（３）の手段によれば、前記複数個の半導体チップを
重ね合せて積層構造にするので、従来のパッケージの外
形と同じ寸法で実装密度を向上することができる。
（４）の手段によれば、ボンディングパッドとリード
の電気的接続が標準配置に対して逆にワイヤボンディン
グされた半導体チップと、前記ボンディングパッドとリ
ードの電気的接続が標準配置にワイヤボンディングされ
た半導体チップとが、それぞれの同一機能のリード同志
を接着して重ね合せられた積層構造にすることにより、
内部配線を短縮することができるので、信号伝送速度を
速くすることができる。
（５）の手段によれば、前記分割された各半導体チッ
プは、それぞれ同じ半導体素子又は回路からなることに
より、積層してパッケージ内配線を使用することができ
るので、多ビット構成が容易に実現できる。
また、良品部分だけを組み合せ、小規模のオーバヘッ
ドを各半導体チップに持たせ必要部分だけをパッケージ
内配線で接続するので、製造の歩留を向上させることが
できる。
（６）によれば、前記分割された各半導体チップは、
それぞれ異なる半導体素子又は回路で構成されているこ
とにより、多種類のシステムを構成することができる。
（７）の手段によれば、最も適切な設計による所定の
機能を有する半導体装置を２分割した同じ半導体素子又
は回路を有する２個の半導体チップが、リードの上に絶
縁フィルムを介してペレット付けされ、各リードと対応
するボンディングパッドとがワイヤボンディングされ、
各リードが背合せになるように所定位置で折り曲げられ
て２個の半導体チップの背面が絶縁フィルムを介して接
合されているので、外形の小さな高集積半導体装置を低
コストで実現することができる。
（８）の手段によれば、最も適切な設計による所定の
機能を有する半導体装置が複数の半導体素子又は回路群
に分割され、該分割された各半導体素子又は回路が形成
された複数個の半導体チップがそれぞれ配線基板に搭載
され、これらの配線基板を重ね合せられ、それぞれが前
記分割前の最も適切な設計による所定の機能を有する半
導体装置を再構成するように電気的に接続されているの
で、高集積半導体装置を容易に得ることができる。
（９）の手段によれば、前記分割された各半導体チッ
プは、それぞれ同じプロセス又は異なるプロセスで製造
され、その後最も適切な設計による所定の機能を有する
半導体装置に組み合せられ、一つのパッケージに実装さ
れるので、製造歩留を向上することができると共に、コ
ストの最適化がはかれる。
〔発明の実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明の一実施例である64メガビット［Mb
it］DRAM（半導体チップ）を封止する樹脂封止型半導体
装置の概略構成を示す部分断面斜視図、 第２図は、第１図の平面図、 第３図は、第２図の（イ）−（イ）線で切った断面図
である。
第１図、第２図及び第３図に示すように、64MbitDRAM
（半導体チップ）１は、SOJ（Ｓmall Ｏut−line Ｊ−b
end）型の樹脂封止型パッケージ２で封止されている。
前記DRAM1は、64メガビット［Mbit］×１ビット［bi
t］の大容量で構成され、300［mil］×850［mil］の樹
脂封止型パッケージ２に封止される。
また、第４図（DRAM1の最適設計のレイアウト平面
図）に示すように、DRAM1は、ウエーハ上に最も適切な
設計により形成され、スクライブエリア1Cで分離され、
２個の32MbitDRAMサブチップ1Aと1Bに分割される。DRAM
サブチップ1Aと1Bのそれぞれの４個のI/O（８個のI/O）
バッファ回路を組み合せてそれぞれ８個のI/O（16I/O）
バッファ回路が構成される。また、DRAMサブチップ1Aと
1Bのそれぞれの８個のI/Oバッファ回路を配置し、×１
（bit）、×４（bit）、×８（bit）、×16（bit）まで
配線の組み替えにより実現することができる。
前記DRAMサブチップ1Aと1Bの回路形成面（以下、主面
という）には、主にメモリセルアレイ及び周辺回路が配
置されている。メモリセルアレイは、後に詳述するが、
１［bit］の情報を記憶するメモリセル（記憶素子）を
行列状に複数配置している。前記周辺回路は、直接周辺
回路及び間接周辺回路で構成されている。直接周辺回路
は、メモリセルの情報書込み動作や情報読出し動作を直
接制御する回路である。直接周辺回路は、ロウアドレス
デコーダ回路、カラムアドレスデコーダ回路、センスア
ンプ回路等を含む。間接周辺回路は、前記直接周辺回路
の動作を間接的に制御する回路である。間接周辺回路
は、クロック信号発生回路、バッファ回路等を含む。
第４図において、はアドレスバッファ回路、はク
ロック回路、はメインアンプ回路、は入出力（I/
O）バッファ回路、はVbb発生回路、はワード電圧発
生回路、はカラムデコーダ、はローデコーダ、は
センスアンプ回路、はメモリアレイ（512Kbitアレ
イ）、1BPはボンディングパッドである。
ここで、最適設計の例について説明する。
（１）16MbitDRAMを４個使用して64MbitDRAMを設計する
場合は次のようになる。
16MbitDRAMの規格 同時動作ビット数 4096bit リフレッシュ回数 4096回 リフレッシュアドレス 12アドレス テストモード 16ビット同時読み出し 16MbitDRAMを４個使用した64MbitDRAM 同時動作ビット数 16kbit リフレッシュ回数 4096回 リフレッシュアドレス 12アドレス テストモード 64ビット同時読み出し （２）64MbitDRAMを考えて16MbitDRAMを最適設計する
と、 16MbitDRAMの規格 同時動作ビット数 2048bit リフレッシュ回数 8192回 リフレッシュアドレス 13アドレス テストモード ８ビット同時読み出し 16MbitDRAMを４個使用した64MbitDRAM 同時動作ビット数 8kbit リフレッシュ回数 8192回 リフレッシュアドレス 13アドレス テストモード 32ビット同時読み出し DRAMの消費電力は動作ビット数が多いほど増加するた
め前記（１）の場合の設計では消費電力が（２）の場合
よりも大きくなる。また、リフレッシュアドレスも
（１）の場合では通常のDRAMと異なってしまい、通常の
DRAMとのコンバチビリティがなくなってしまう。つま
り、本発明は、前記（２）の場合に着目したものであ
る。
前記DRAMサブチップ1A及び1Bのそれぞれの主面、つま
り前記メモリアレイ及び周辺回路を配置した表面上に
は、インナーリード3Aを配置している。DRAMサブチップ
1A及び1Bとインナーリード3Aとの間には、絶縁性フィル
ム４を介在している。絶縁性フィルム４は、例えばポリ
イミド系樹脂膜で形成されている。この絶縁性フィルム
４のDRAMサブチップ1A及び1B側、インナーリード3A側の
夫々の表面には、接着層（図示しない）が設けられてい
る。接着層としては、例えばポリエーテルアミドイミド
系樹脂やエポキシ系樹脂を使用する。
前記DRAMサブチップ1A及び1Bは、第４図に示すよう
に、それぞれの回路形成面の長手方向（Ｙ方向）の中心
線部にボンディングパッド（外部端子）1BPが設けられ
ている。DRAMサブチップ1Aは、第5A図に示すように、前
記ボンディングパッド1BPとインナーリード3Aの電気的
接続が標準配置にボンディングワイヤ５でワイヤボンデ
ィングされている。また、DRAMサブチップ1Bは、第5B図
に示すように、前記ボンディングパッド1BPとインナー
リード3Aの電気的接続が標準配置に対して逆にボンディ
ングワイヤ５でワイヤボンディングされている。
また、第３図に示すように、前記DRAMサブチップ1A及
び1Bのそれぞれの同一機能のリード同志を接着して重ね
合せられた積層構造になっている。
この種の樹脂封止型パッケージ２は、DRAMサブチップ
1A及び1Bのそれぞれの上にインナーリード3Aを配置した
LOC（Ｌead Ｏn Ｃhip）構造を採用している。LOC構造
を採用する樹脂封止型パッケージ２は、DRAMサブチップ
1A及び1Bの形状に規制されずにインナーリード3Aを自由
に引き回せるので、この引き回しに相当する分、サイズ
の大きなDRAM1を封止することができる。つまり、LOC構
造を採用する樹脂封止型パッケージ２は、大容量化に基
づきDRAM1のサイズが大型化しても、封止サイズ（パッ
ケージサイズ）を小さく抑えられるので、実装密度を高
めることができる。
前記インナーリード3Aはその一端側をアウターリード
3Bと一体に構成している。アウターリード3Bは、標準規
格に基づき、夫々に印加される信号が規定され、番号が
付けられている。第5A図及び第5B図中、I/O0〜I/O7は入
出力端子、A0〜A12はアドレス端子、Vccは電源電圧Vcc
端子である。前記電源電圧Vccは例えば回路の動作電圧
５［Ｖ］である。WEはライトイネーブル信号端子、RAS
はロウアドレスストローブ信号端子、Vssは基準電圧Vss
端子である。前記基準電圧Vssは例えば回路の基準電圧
０［Ｖ］である。OEはアウトプットイネーブル信号端
子、CASはカラムアドレスストローブ信号端子、NCは空
き端子である。
前記インナーリード3Aの他端側は、DRAMサブチップ1A
の長方形状の夫々の長辺を横切り、DRAMサブチップ1A及
び1Bの中央側に引き伸ばされている。インナーリード3A
の他端側の先端はボンディングワイヤ５を介在させてDR
AMサブチップ1Aの中央部分に配列されたボンディングパ
ッド（外部端子）1BPに接続されている。前記ボンディ
ングワイヤ５はアルミニウム（Al）ワイヤを使用する。
また、ボンディングワイヤ５としては、金（Au）ワイ
ヤ、銅（Cu）ワイヤ、金属ワイヤの表面に絶縁性樹脂を
被覆した被覆ワイヤ等を使用してもよい。ボンディング
ワイヤ５は熱圧着に超音波振動を併用したボンディング
法によりボンディングされている。
前記インナーリード3AのVcc端子と一体に構成されて
いるインナーリード3A2は、DRAMサブチップ1A及び1Bの
中央部分をその長辺に平行に引き伸ばされている（この
Vccインナーリード3A2は共用インナーリード又はバスバ
ーインナーリードと言われている）。同様に、Vss端子
と構成されているインナーリード3A2は、DRAMサブチッ
プ1A及び1Bのそれぞれの中央部分をその長辺に平行に引
き伸ばされている（このVssインナーリード3A2は共用イ
ンナーリード又はバスバーインナーリードと言われてい
る）。前記共用インナーリード（Vcc）3A2、共用インナ
ーリード（Vss）3A2の夫々は、その他のインナーリード
3A（信号用インナーリード3A1）の他端側の先端で規定
された領域内において平行に延在させている。この共用
インナーリード（Vcc）3A2、共用インナーリード（Vs
s）3A2の夫々はDRAMサブチップ1A及び1Bの主面のどの位
置においても電源電圧Vcc、基準電圧Vssを供給すること
ができるように構成されている。つまり、この樹脂封止
型半導体装置は電源ノイズを吸収し易く構成され、DRAM
サブチップ1A及び1Bの動作速度の高速化が図れるように
構成されている。
前記DRAMサブチップ1Bにおいては、第5B図に示すよう
に、インナーリード3A（3A1,3B2）は樹脂封止型パッケ
ージ２の内部に収納されるようにリードフレームから切
断され、前記DRAMサブチップ1Aのインナーリード3Aに重
ね合せられて半田，溶接等により接着されている。な
お、DRAMサブチップ1Bのインナーリード3Aは、第5C図に
示すように、樹脂封止型パッケージ２の大きさ位置（外
周縁の位置）でリードフレームから切断してもよい。こ
のようにすることにより、インナーリード3Aの切断加工
が容易になる。
また、さらに２層分を積み重る場合には、第5D図に示
すように、DRAMサブチップ1Bのインナーリード3A,アウ
ターリード3Bは、DRAMサブチップ1Aのインナーリード3
A,アウターリード3Bと同様にインナーリード3A（3A1,3B
2）、アウターリード3Bのそれぞれがリードフレームか
ら切断され、かつ積層方向（DRAMサブチップ1Aとは反対
方向）に折り曲げ成型される。
また、第5E図に示すように、DRAMサブチップ1A及び1B
のそれぞれのインナーリード3Aとアウターリード3Bを重
ね合せて折り曲げ成型してもよい。
前記リードフレームは例えばFe−Ni（例えばNi含有率
42又は50［％］）合金、Cu等で形成されている。
DRAMサブチップ1A及び1B、ボンディングワイヤ５、イ
ンナーリード3A、チップ支持用リード（吊りリード）3C
のそれぞれはモールド樹脂2Aで封止されている。モール
ド樹脂2Aは、低応力化を図るために、フェノール系硬化
剤、シリコーンゴム及びフィラーが添加されたエポキシ
系樹脂を使用している。シリコーンゴムはエポキシ系樹
脂の弾性率と同時に熱膨張率を低下させる作用がある。
フィラーは球形の酸素珪素粒で形成されており、同様に
熱膨張率を低下させる作用がある。また、樹脂封止型パ
ッケージ２の所定位置にインデックスID（第１図及び第
２図の左端に設けられた切り込み）が設けられている。
本実施例１のリードフレームは、第１図，第5A図（平
面図）及び第5B図（平面図）に示すように、前記信号用
インナーリード3A1は等間隔に配置されている。このよ
うに信号用インナーリード3A1を等間隔に配置すること
により、それぞれの信号用インナーリード3A1に対する
電気容量が一定になるので、ノイズの影響を低減するこ
とができ、かつ信号伝送速度の高速化を図ることができ
る。
また、DRAMサブチップ1A及び1Bのそれぞれの主面と絶
縁性フィルム４との接着、絶縁性フィルム４とインナー
リード3Aとの接着は、接着剤で接着する。また、接着剤
は、DRAMサブチップ1A及び1Bのそれぞれの主面と絶縁性
フィルム４との接着には用いないで、絶縁性フィルム４
とインナーリード3Aとの接着にのみ使用してもよい。
次に、リードフレームに絶縁性フィルム４を介在させ
て接着剤を用いてDRAMサブチップ1A及び1Bを接着固定す
る方法について説明する。
DRAMサブチップ1A及び1Bのそれぞれの主面の信号用イ
ンナーリード3A1、共用インナーリード3A2、吊りリード
3Cのそれぞれに対向する位置の上に、絶縁性フィルム４
を介してリードフレームの信号用インナーリード3A1、
共用インナーリード3A2、吊りリード3Cを接着剤により
接着固定する。
本実施例１のリードフレームとボンディングパッド
（外部端子）1BPとの接続について説明する。
第5A図に示すように、DRAMサブチップ1A（リードの配
置が正規：標準配置）の場合は、信号用インナーリード
3A1及び共用インナーリード3A2とDRAMサブチップ1Aとが
それぞれボンディングワイヤ５で電気的に接続されてい
る。
そして、DRAMサブチップ1B（リードピンが標準配置に
対して逆に配置される場合）は、第5B図に示すように、
信号用インナーリード3A1及び共用インナーリード3A2と
DRAMサブチップ1Bとがそれぞれボンディングワイヤ５で
電気的に接続される。
このように、DRAMサブチップ1A及び1Bのそれぞれの回
路形成面のＸ方向又はＹ方向の中心線部にボンディング
パッド1BPを設け、リードが標準配置に対して逆に配置
されるようにワイヤボンディングすることにより、DRAM
サブチップ1AとDRAMサブチップ1Bの同一機能を有するリ
ード同志を一つのパッケージ２内で接着し、DRAMサブチ
ップ1AとDRAMサブチップ1Bを重ね合せて容易に実装する
ことができる。
次に、DRAMサブチップ1AとDRAMサブチップ1Bとのチッ
プ選択手段について説明する。
第６図は、８メガビット（Mbit）×８ビット（bit）
構成例の場合のDRAMサブチップ1AとDRAMサブチップ1B上
のボンディングパッド1BPの配置とインナーリード3Aと
の接続を示す説明図であり、ボンディングパッド1BPの
名称は、上からio−a,io−b,io−c,io−d,io−e,io−f,
io−g,io−h,F1,F2,F3である。F1,F2,F3はチップ選択用
ボンディングパッドである。
DRAMサブチップ1Aのボンディングパッドio−a,io−b,
io−c,io−ｄは、I/O0,I/O1,I/O2,I/O3のインナーリー
ド3Aに接続され、DRAMサブチップ1Bのボンディングパッ
ドio−a,io−b,io−c,io−ｄは、I/O7,I/O6,I/O5,I/O4
のインナーリード3Aに各々接続されている。つまり、DR
AMサブチップ1Aは、I/O0〜I/O3の出力を担当し、DRAMサ
ブチップ1Bは、I/O4〜I/O7の出力を担当している。
8Mbit×8bit構成例の場合は、第６図に示すように、D
RAMサブチップ1AとDRAMサブチップ1Bのチップ選択用ボ
ンディングパッドF1のみが、Vcc端子である共用インナ
ーリード3A2にワイヤボンディングされ、他のチップ選
択用ボンディングパッドF2,F3はそれぞれ空きパッドに
なっている。
また、16Mbit×4bit構成例の場合は、第７図に示すよ
うに、DRAMサブチップ1AとDRAMサブチップ1Bのチップ選
択用ボンディングパッドF2のみが、Vcc端子である共用
インナーリード3A2にワイヤボンディングされ、他のF1,
F3のパッドは空きパッドになっている。
DRAMサブチップ1Aのボンディングパッドio−a,io−ｂ
は、I/O0,I/O1のインナーリード3Aに接続され、DRAMサ
ブチップ1Bのボンディングパッドio−a,io−ｂは、I/O
3,I/O2のインナーリード3Aに接続されている。
また、4Mbit×16bit構成例の場合は、第８図に示すよ
うに、DRAMサブチップ1AとDRAMサブチップ1Bのチップ選
択用ボンディングパッドF1,F2,F3のいずれも、Vcc端子
又はVss端子である共用インナーリード3A2にワイヤボン
ディングされていない。すなわち、チップ選択用ボンデ
ィングパッドF1,F2,F3のすべてが空きパッドになってい
る。
DRAMサブチップ1A,1Bのボンディングパッドio−a,io
−b,io−c,io−d,io−e,io−f,io−g,io−ｈは、各々I/
O0〜I/O7及びI/O15〜I/O8に接続されている。
また、64Mbit×1bit構成例の場合は、第９図に示すよ
うに、DRAMサブチップ1Aのチップ選択用ボンディングパ
ッドF1,F2がVcc端子である共用インナーリード3A2にワ
イヤボンディングされ、チップ選択用ボンディングパッ
ドF3はワイヤボンディングされていない。そして、DRAM
サブチップ1Bのチップ選択用ボンディングパッドF1,F2,
F3がそれぞれVss端子である共通インナーリード3A2にワ
イヤボンディングされている。
第10図に示すように、この場合のチップ選択回路100
は、第5A図及び第5B図に示すアドレスリードピンA12か
らの信号を入力する入力端子101と、第９図に示すチッ
プ選択用ボンディングパッドF3の信号を入力する入力端
子102が設けられ、アドレスバッファ回路103、複数のイ
ンバータ104、抵抗105を第10図のように接続して構成さ
れ、出力端子106にチップ選択信号CSが出力されるよう
になっている。
この時、前記チップ選択信号CSがハイ（high）の時チ
ップ選択であり、ロー（low）の時チップ非選択であ
る。そして、前記入力端子102とDRAMサブチップ1AとDRA
Mサブチップ1Bとの接続は第11A図に示すようになってい
る。入力端子102の信号がハイ（high）の時DRAMサブチ
ップ1Aが選択され、ロー（low）の時DRAMサブチップ1B
が選択されるようになっている。
また、第11B図は、前記DRAMサブチップ1AとDRAMサブ
チップ1Bとの間をリード３を用いて信号を伝達した使用
例を示している。
第12図に、前記チップ選択用ボンディングパッドF1,F
2,F3の接続、サブチップ当りの入出力数、入出力ピンで
決められる、出力数制御のためのボンディングオプショ
ンを示す。第12図において、NCはワイヤーボンディング
されない空きパッドを示し、Axはアドレス入力の一部
（例えば、最上位アドレス）を接続する。
なお、本実施例１では、チップの選択、出力数の制御
をボンディングパッドF1,F2,F3を設けてワイヤボンディ
ングする方式で行うようにしたが、本発明においては、
それをインナーリード3A及びボンディングワイヤ５を用
いて行うようにしてもよい。
以上説明したように、本実施例１によれば、以下の効
果を奏する。
（１）最も適切な設計による所定の機能を有する64Mbit
DRAM1が２個の32MbitDRAMサブチップ1Aと1Bに分割さ
れ、該分割されたDRAMサブチップ1Aと1Bが前記分割前の
最も適切な設計による所定の機能を有する64MbitDRAM1
を構成するように電気的に接続されるので、最も適切な
設計による64MbitDRAM1を容易に得ることができる。
また、最も適切な設計による64MbitDRAM1の製造歩留
を向上することができる。
例えば、第13図（ウエーハの平面図であり、斜線を施
した部分は良品、斜線を施してない部分は不良品を示
す）に示すように、従来法では良品が２個しかとれなっ
たが、本実施例１の２分割法では９個とることができ
た。
また、第14A図及び第14B図に示すように、２分割によ
り、アドレスバッファ回路，入出力バッファ回路等のバ
ッファ回路201と202（第14B図）の配置面積が、バッフ
ァ回路200（第14A図）の配置面積の２分の１（1/2）と
なるので、その分散配置が容易となり、また、配線の寄
生負荷（抵抗R,容量Ｃはチップ長さに比例する）が分割
しない場合の配線の２分の１（1/2）となるので、信号
伝達の高速化がはかれる。第14A図及び第14B図中、ｋは
チップ分割数を示し、Ｄは遅延時間を示す。
（２）前記２個のDRAMサブチップ1Aと1Bとを重ね合せて
積層構造にするので、従来のパッケージの外形と同じ寸
法で実装密度を向上することができる。
（３）前記２個のDRAMサブチップ1Aと1Bのそれぞれの回
路形成面のＸ方向又はＹ方向の中心線部にボンディング
パッド1BPが設けられ、ボンディングパッド1BPとインナ
ーリード3Aの電気的接続が標準配置に対して逆（鏡面対
称）にワイヤボンディングされたDRAMサブチップ1Bと、
前記ボンディングパッド1BPとインナーリード3Aの電気
的接続が標準配置にワイヤボンディングされたDRAMサブ
チップ1Aとが、それぞれの同一機能のインナーリード3A
同志を半田，溶接等で接着して重ね合せられた積層構造
にしたことにより、内部配線を短縮することができるの
で、信号伝送速度を速くすることができる。
（４）前記分割された２個のDRAMサブチップ1Aと1Bは、
同じ半導体素子又は回路からなることにより、積層して
パッケージ内配線を使用することができるので、多ビッ
ト構成が容易に実現できる。
また、良品部分だけを組み合せ、小規模のオーバヘッ
ドを２個のDRAMサブチップ1Aと1Bのそれぞれに持たせ必
要部分だけをパッケージ内配線で接続するので、製造の
歩留を向上させることができる。
〔実施例２〕 第15図は、本発明の実施例２の最も適切な設計による
マイクロコンピュータ（以下、マイコンという）の概略
構成を示すブロック図であり、第16図は、第15図に示す
マイコンを２個の半導体素子又は回路群に分割し、それ
ぞれを２個の半導体チップに形成した概略構成を示すブ
ロック図である。第15図及び第16図において、20はデー
タRAM＆データROM（Read Only Memory）、21は汎用レジ
スタ、22はRAMポインタ＆ROMポインタ、23は乗算回路
（MULT）、24は演算論理ユニット、25は乗算回路出力
（MO）、26はアキュームレータ（ACC）、27は入出力（I
/O）バッファ、28は入出力用レジスタ、29はプログラム
カウンタ、30はインストラクションROM、31はコントロ
ール＆タイミングロジック、32はデータ・アドレスバ
ス、300はマイコン半導体チップ、300A及び300Bはマイ
コンサブチップであり、T1〜T7は配線端子である。
本実施例２のマイコンは、第15図に示す最も適切な設
計によるマイコン半導体チップ300を、第16図に示すよ
うに、２個のマイコンサブチップ300Aと300Bに分割し、
両者の同一機能の配線接続端子同志（T1〜T7のうち同一
のもの同志）が重ね合さるように対称形に回路構成と配
線が形成されたものである。
前記マイコンサブチップ300Aには、汎用レジスタ21、
RAMポインタ＆ROMポインタ22、乗算回路（MULT）23、演
算論理ユニット24、乗算回路出力（MO）25、アキューム
レータ（ACC）26、入出力（I/O）バッファ27、入出力用
レジスタ28、プログラムカウンタ29、コントロール＆タ
イミングロジック31が0.8μプロセスにより形成されて
いる。
また、マイコンサブチップ300Bには、データRAM＆デ
ータROM20及びインストラクションROM30が0.5μプロセ
スにより形成されている。
そして、前記実施例１と同様にマイコンサブチップ30
0Aと300Bとが前記配線端子T1〜T7の同じ記号同志が重ね
合さるように積み重ねられ、前記配線端子T1〜T7の同じ
記号同志が半田，溶接等で接着され、一つのパッケージ
に実装されたものである。
以上の説明からわかるように、本実施例２によれば、
前記実施例１と同様の効果を奏すると共に、マイコンサ
ブチップ300Aは0.8μプロセスにより製造され、マイコ
ンサブチップ300Bは0.5μプロセスにより形成されるの
で、さらに製造歩留を向上させることができる。
〔実施例３〕 第17図は、本発明の実施例３の半導体記憶装置の概略
構成を示すブロック図である。
第17図において、301はメモリアレイ、302はＸデコー
ダ（XDEC）、303はＹデコーダ（YDEC）、304はＸプレデ
コーダ（Xpredec）、305はＹプレデコーダ（Yprede
c）、306は読み取り・書き込み（read/write）回路、30
7はアドレスバッファ（address buffers）、308はROW系
制御回路、309はCOLUMN系回路、310は半導体記憶装置、
310A,310Bはサブメモリチップである。
第17図に示すように、本実施例３の半導体記憶装置31
0は、２個のサブメモリチップ310Aと310Bに分割され、
この分割されたサブメモリチップ310Aと310Bとが前記実
施例１と同様に積み重ねられ、両者は電気的に接続され
るものである。
前記サブメモリチップ310Aは、その主面にメモリアレ
イ系の素子又は回路、つまりメモリアレイ301、Ｘデコ
ーダ（XDEC）302、Ｙデコーダ（YDEC）303、Ｘプレデコ
ーダ（Xpredec）304、Ｙプレデコーダ（Ypredec）305、
読み取り書き込み（read/write）回路306及びアドレス
バッファ（address buffers）307が、0.3μプロセスに
より形成されている。
また、サブメモリチップ310Bは、その主面に制御系の
回路、つまりROW系制御回路308及びCOLUMN系回路309
が、0.8μプロセスにより形成されている。
このように、本実施例３によれば、前記実施例１と同
様の効果を奏すると共に、製造歩留の異る0.3μプロセ
スチップと0.8μプロセスチップを積み重ねて目的に沿
った最適のプロセスによる半導体記憶装置を製造するこ
とができるので、前記実施例１のものよりさらに歩留を
向上させることができる。
また、同種類の構成要素に目的装置を分割して異なる
プロセスでそれぞれ製造して組立てて一個のパッケージ
に実装するので、コスト的にも最適な目的装置を製造す
ることができる。
〔実施例４〕 第18図は、本発明の実施例４の半導体装置の製造方法
を説明するためのブロック図である。
第18図において、400は2Mbit×9bitDRAM、401は2Mbit
×8bitDRAMのサブチップ、402は2Mbit×1bitDRAMのサブ
チップである。
本実施例４の半導体装置の製造方法は、例えば、第18
図に示すような2Mbit×9bitDRAM400を製造する場合、2M
bit×8bitDRAMのサブチップ401を0.5μプロセスにより
製造し、2Mbit×1bitDRAMのサブチップ402を0.8μプロ
セスにより製造する。
そして、このサブチップ401とサブチップ402とを積み
重ねて2Mbit×9bitDRAM400が構成されるようにボンディ
ングパッド，ワイヤ，リード等によりパッケージ内で電
気的に接続し、モールド樹脂で封止する。
このようにすることにより、同じプロセスを用いる実
施例１と同様の効果を奏するだけでなく、異なるプロセ
スで製造されたサブチップ401とサブチップ402とから2M
bit×9bitDRAM400を容易に製造することができ、また、
製造歩留を向上することができる。
次に、前記実施例1,2,3,4において、２個のサブチッ
プを一個のパッケージに実装する変形例を実施例１に適
用した例で説明する。
第19図に示すように、ポリイミド系樹脂の絶縁フィル
ム４でコートされたタブレスリードフレームのインナー
リード3Aの上下面に絶縁性接着剤が塗布され、そのイン
ナーリード3Aの上面にDRAMサブチップ1Bの背面（主面と
反対面）が接着固定され、下面にDRAMサブチップ1Aの主
面が接着固定される。この時、上側のDRAMサブチップ1B
と下側のDRAMサブチップ1Aは、ワイヤボンディングに必
要なスペースの分だけ（約1mm程度）インナーリード3A
を中心にずらされる。この状態で下側のDRAMサブチップ
1Aとは、LOCの技術を用いてワイヤボンディングされ、
上側のDRAMサブチップ1Bとは従来の通常技術を用いてワ
イヤボンディングされる。これをレジンでモールドさ
れ、リードフレームが切断され、かつ屈曲成形される。
また、第20図に示すように、下側のDRAMサブチップ1A
とインナーリード3Aとが半田バンプ10で電気的に接続さ
れるときは、前述の方法のように上側のDRAMサブチップ
1Bと下側のDRAMサブチップ1Aとは、ワイヤボンディング
に必要なスペースの分だけ（約1mm程度）インナーリー
ド3Aを中心にずらす必要がない。
また、第21図に示すように、リード３の上にDRAMサブ
チップ1AとDRAMサブチップ1Bとを並べて絶縁接着剤で接
着固定し、各リード３と対応するボンディングパッド1B
Pとをワイヤボンディングする。その後、Ｙ−Ｙ線に沿
ってリード３を屈曲させて、第22図（ａ）に示すよう
に、DRAMサブチップ1AとDRAMサブチップ1Bの背面同志が
ポリイミド系樹脂の絶縁フィルム４を介在させて合わせ
られて接着固定される。これを第22図（ｂ）に示すよう
に、レジンでモールドする。
また、前記実施例では、分割された半導体チップを１
個のパッケージに実装する例で本発明を説明したが、本
発明においては、前記分割された半導体チップをTABの
ように別々に実装して重ね合せて最適な設計による半導
体装置を再構成するようにしてもよい。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）最も適切な設計による半導体装置を容易に得るこ
とができる。
また、最も適切な設計による半導体装置の製造歩留を
向上することができる。
（２）従来のパッケージの外形と同じ寸法で実装密度を
向上することができる。
（３）内部配線を短縮することができるので、信号伝送
速度を速くすることができる。
（４）多ビット構成が容易に実現できる。
（５）多種類のシステムを構成することができる。
（６）外形の小さな高集積半導体装置を低コストで実現
することができる。
（７）製造歩留を向上することができると共に、コスト
の最適化がはかれる。
【図面の簡単な説明】
第１図は、本発明の一実施例である64MbitDRAM（半導体
チップ）を封止する樹脂封止型半導体装置の概略構成を
示す部分断面斜視図、 第２図は、第１図の平面図、 第３図は、第２図のイ−イ線で切った断面図、 第４図は、第１図に示す64MbitDRAMの最適設計のレイア
ウト平面図、 第5A図，第5B図，第5C図，第5D図，第5E図は、第１図に
示す実施例１のボンディングパッドとインナーリードの
電気的接続を説明するための説明図、 第６図乃至第10図，第11A図，第11B図，第12図は、第１
図に示す実施例１のチップ選択手段を説明するための説
明図、 第13図，第14A図及び第14B図は、第１図に示す実施例１
の効果を説明するための説明図、 第15図は、本発明の実施例２の最も適切な設計によるマ
イコンの概略構成を示すブロック図、 第16図は、第15図に示すマイコンを２個の半導体素子又
は回路群に分割し、それぞれを２個の半導体チップに形
成した概略構成を示すブロック図、 第17図は、本発明の実施例３の半導体記憶装置の概略構
成を示すブロック図、 第18図は、本発明の実施例４の半導体装置の製造方法を
説明するためのブロック図、 第19図乃至第22図は、２個のサブチップを一個のパッケ
ージに実装する変形例を実施例１に適用した例を示す図
である。 図中、１……64MbitDRAM、1A,1B……DRAMサブチップ、
２……樹脂封止型パッケージ、３……リード、3A……イ
ンナーリード、3A1……信号用インナーリード、3A2……
共用インナーリード、3B……アウターリード、3C……チ
ップ支持用リード（吊りリード）、４……絶縁性フィル
ム、５……ボンディングワイヤ、1BP……ボンディング
パッド、100……チップ選択回路、200……バッファ回
路、300……マイコン半導体チップ、300A,300B……マイ
コンサブチップ、310……半導体記憶装置、310A,310B…
…サブメモリチップ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 和弥 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 村上 元 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 安生 一郎 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 作田 俊之 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 平１−184860（ＪＰ，Ａ) 実開 平２−54248（ＪＰ，Ｕ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】矩形形状の第１の半導体チップ主面の中心
    線部に、第１のボンディングパッド及び第２のボンディ
    ングパッドを含むボンディングパッドの列を設け、前記
    第１のボンディングパッドに、一の方向から前記ボンデ
    ィングパッドに近接する第１のリードを接続し、前記第
    ２のボンディングパッドに、前記一の方向とは対向する
    他の方向から前記ボンディングパッドに近接する第２の
    リードを接続した第１の半導体装置と、 矩形形状の第２の半導体チップ主面の中心線部に、前記
    第１の半導体装置の半導体チップと同一配列で、前記第
    １のボンディングパッドに対応する第３のボンディング
    パッド及び前記第２のボンディングパッドに対応する第
    ４のボンディングパッドを含むボンディングパッドの列
    を設け、前記第４のボンディングパッドに、前記一の方
    向から前記ボンディングパッドに近接する第３のリード
    を接続し、前記第３のボンディングパッドに、前記他の
    方向から近接する第４のリードを接続した第２の半導体
    装置とを有し、 前記第１の半導体装置と第２の半導体装置とを同一面に
    対向させて積層し、前記第１のリードと第４のリードと
    を電気的に接続し、前記第２のリードと第３のリードと
    を電気的に接続したことを特徴とする半導体装置。
  2. 【請求項２】前記第１の半導体装置及び第２の半導体装
    置が樹脂封止されていることを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】前記樹脂封止によって矩形形状の封止体が
    形成されており、この封止体内にて、第１の外部リード
    が前記第１のリード及び第４のリードに接続され、第２
    の外部リードが第２のリード及び第３のリードに接続さ
    れ、前記第１の外部リードと第２の外部リードとが、前
    記封止体の対向する辺から夫々延在していることを特徴
    とする請求項２に記載の半導体装置。
  4. 【請求項４】前記第１の半導体装置及び第２の半導体装
    置が記憶装置であることを特徴とする請求項１乃至請求
    項３の何れか一項に記載の半導体装置。
  5. 【請求項５】第１のボンディングパッド及び第２のボン
    ディングパッドを含むボンディングパッドの列をその主
    面の中心線部に有する矩形形状の第１の半導体チップに
    対して、前記第１のボンディングパッドに、一の方向か
    ら前記ボンディングパッドに近接する第１のリードを接
    続し、前記第２のボンディングパッドに、前記一の方向
    とは対向する他の方向から前記ボンディングパッドに近
    接する第２のリードを接続して第１の半導体装置を形成
    し、 前記第１の半導体装置の第１の半導体チップと同一配列
    で、前記第１のボンディングパッドに対応する第３のボ
    ンディングパッド及び前記第２のボンディングパッドに
    対応する第４のボンディングパッドを含むボンディング
    パッドの列をその主面の中心線部に有する矩形形状の第
    ２の半導体チップに対して、前記第４のボンディングパ
    ッドに、前記一の方向から前記第４のボンディングパッ
    ドに近接する第３のリードを接続し、前記第３のボンデ
    ィングパッドに、前記他の方向から近接する第４のリー
    ドを接続して第２の半導体装置を形成し、 前記第１の半導体装置と第２の半導体装置とを同一面を
    対向させて積層し、前記第１のリードと第４のリードと
    を電気的に接続し、前記第２のリードと第３のリードと
    を電気的に接続することを特徴とする半導体装置の製造
    方法。
JP02108621A 1990-04-26 1990-04-26 半導体装置及びその製造方法 Expired - Lifetime JP3104795B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP02108621A JP3104795B2 (ja) 1990-04-26 1990-04-26 半導体装置及びその製造方法
EP19910303709 EP0454447A3 (en) 1990-04-26 1991-04-24 Semiconductor device assembly
SG1996009655A SG52794A1 (en) 1990-04-26 1991-04-24 Semiconductor device and method for manufacturing same
US07/691,985 US5332922A (en) 1990-04-26 1991-04-26 Multi-chip semiconductor package
KR1019910006767A KR100240321B1 (ko) 1990-04-26 1991-04-26 반도체 장치 및 그의 제조방법
TW080103496A TW209908B (ja) 1990-04-26 1991-05-03
US08/280,381 US5701031A (en) 1990-04-26 1994-07-25 Sealed stacked arrangement of semiconductor devices
KR1019990006234A KR100225968B1 (ko) 1990-04-26 1999-02-25 반도체장치및그제조방법
US09/471,000 USRE37539E1 (en) 1990-04-26 1999-12-23 Sealed stacked arrangement of semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02108621A JP3104795B2 (ja) 1990-04-26 1990-04-26 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH047867A JPH047867A (ja) 1992-01-13
JP3104795B2 true JP3104795B2 (ja) 2000-10-30

Family

ID=14489440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02108621A Expired - Lifetime JP3104795B2 (ja) 1990-04-26 1990-04-26 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP3104795B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100408821C (zh) * 2001-12-25 2008-08-06 本田技研工业株式会社 内燃机

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2746093B2 (ja) * 1993-12-30 1998-04-28 日本電気株式会社 半導体装置
WO1998038680A1 (fr) * 1997-02-28 1998-09-03 T.I.F. Co., Ltd. Module memoire
JP3304921B2 (ja) * 1999-06-18 2002-07-22 日本電気株式会社 半導体記憶装置
JP3822768B2 (ja) 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
WO2002082540A1 (fr) 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
JP5014470B2 (ja) 2010-06-28 2012-08-29 三菱電機株式会社 樹脂封止形電子制御装置、及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100408821C (zh) * 2001-12-25 2008-08-06 本田技研工业株式会社 内燃机

Also Published As

Publication number Publication date
JPH047867A (ja) 1992-01-13

Similar Documents

Publication Publication Date Title
US5539250A (en) Plastic-molded-type semiconductor device
US5585665A (en) Packaged semiconductor device and a leadframe therefor
US6232148B1 (en) Method and apparatus leads-between-chips
USRE37539E1 (en) Sealed stacked arrangement of semiconductor devices
JP3768744B2 (ja) 半導体装置およびその製造方法
US6724074B2 (en) Stack semiconductor chip package and lead frame
KR970006529B1 (ko) 반도체 장치
JPH11163255A (ja) 半導体装置及びその製造方法並びに電子装置
JP2004221215A (ja) 半導体装置
JP3104795B2 (ja) 半導体装置及びその製造方法
KR20010022174A (ko) 반도체 장치 및 그 제조방법
JPH0485837A (ja) 半導体装置
JPH0685185A (ja) 半導体集積回路装置
JP2859360B2 (ja) 半導体装置、半導体装置の製造方法及び半導体装置の実装構造
JP2748940B2 (ja) 樹脂封止型半導体装置
JPH04269857A (ja) 高集積半導体装置及びその製造方法
JPH03201544A (ja) 半導体装置
JP2567998B2 (ja) 半導体装置
JPH04318962A (ja) 半導体装置
KR100225968B1 (ko) 반도체장치및그제조방법
KR0161619B1 (ko) 칩의 특정 본딩 패드에 선택적 대응되는 복수개의 내부리드들을 갖는 리드온 칩 형 리드프레임을 이용한 적층 패키지
JPH0574668A (ja) 樹脂封止型半導体装置
JPH04133464A (ja) 樹脂封止型半導体装置
JPH0286157A (ja) 半導体装置
JP3052633B2 (ja) 半導体装置

Legal Events

Date Code Title Description
S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070901

Year of fee payment: 7

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070901

Year of fee payment: 7

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080901

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080901

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080901

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080901

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080901

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090901

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100901

Year of fee payment: 10

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100901

Year of fee payment: 10