JP2746093B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2746093B2 JP2746093B2 JP5352439A JP35243993A JP2746093B2 JP 2746093 B2 JP2746093 B2 JP 2746093B2 JP 5352439 A JP5352439 A JP 5352439A JP 35243993 A JP35243993 A JP 35243993A JP 2746093 B2 JP2746093 B2 JP 2746093B2
- Authority
- JP
- Japan
- Prior art keywords
- sub
- chip
- semiconductor device
- circuit
- adjacent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000001514 detection method Methods 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 3
- 230000002950 deficient Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 5
- 102100024348 Beta-adducin Human genes 0.000 description 3
- 102100030851 Cortistatin Human genes 0.000 description 3
- 102100034004 Gamma-adducin Human genes 0.000 description 3
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 3
- 101000799011 Homo sapiens Gamma-adducin Proteins 0.000 description 3
- 102100029563 Somatostatin Human genes 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、ウエ
ハ上で隣接する複数のサブチップを１つのチップとして
切り出した半導体装置に関する。
ハ上で隣接する複数のサブチップを１つのチップとして
切り出した半導体装置に関する。
【０００２】
【従来の技術】記憶装置たとえばダイナミックランダム
アクセスメモリ（ＤＲＡＭ）は記憶容量が増大して歩留
まりが低下しつつある。このため、複数のサブチップを
組み合わせて１つのチップとすることにより歩留まりの
向上を図ることが提案されている（参照：特開平４−７
８６７号公報）。つまり、ウエハ上での欠陥密度が製造
プロセスで定まり、ほぼ一定である。従って、たとえ
ば、図１３の（Ａ）に示すように、６４ＭビットＤＲＡ
Ｍを１チップで構成した場合、良品数が１であったとし
ても、図１３の（Ｂ）に示すように、３２ＭビットＤＲ
ＡＭのサブチップの良品数は１４と増大する。従って、
３２ＭビットのＤＲＡＭサブチップを２個組み合わせて
１チップを構成すれば７個の６４ＭビットＤＲＡＭのチ
ップが得られ、歩留まりが向上することになる。
アクセスメモリ（ＤＲＡＭ）は記憶容量が増大して歩留
まりが低下しつつある。このため、複数のサブチップを
組み合わせて１つのチップとすることにより歩留まりの
向上を図ることが提案されている（参照：特開平４−７
８６７号公報）。つまり、ウエハ上での欠陥密度が製造
プロセスで定まり、ほぼ一定である。従って、たとえ
ば、図１３の（Ａ）に示すように、６４ＭビットＤＲＡ
Ｍを１チップで構成した場合、良品数が１であったとし
ても、図１３の（Ｂ）に示すように、３２ＭビットＤＲ
ＡＭのサブチップの良品数は１４と増大する。従って、
３２ＭビットのＤＲＡＭサブチップを２個組み合わせて
１チップを構成すれば７個の６４ＭビットＤＲＡＭのチ
ップが得られ、歩留まりが向上することになる。
【０００３】たとえば、図１４に示すごとく、２つのサ
ブチップ１、２を組合わせて１つのチップを構成する。
この場合、各サブチップ１、２における同一機能を有す
るパッドＰ１、Ｐ２、…、Ｐ９をボンディングワイヤに
よってリードフレームＬ１、Ｌ２、…、Ｌ９に接続し、
他方、リードフレームＬ０はボンディングワイヤによっ
てサブチップ１の機能判別パッドＰＡ及びサブチップ２
の機能判別パッドＰＢに接続し、サブチップ１、２の機
能を判別する。
ブチップ１、２を組合わせて１つのチップを構成する。
この場合、各サブチップ１、２における同一機能を有す
るパッドＰ１、Ｐ２、…、Ｐ９をボンディングワイヤに
よってリードフレームＬ１、Ｌ２、…、Ｌ９に接続し、
他方、リードフレームＬ０はボンディングワイヤによっ
てサブチップ１の機能判別パッドＰＡ及びサブチップ２
の機能判別パッドＰＢに接続し、サブチップ１、２の機
能を判別する。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置においては、サブチップを組み立てる
ための位置合わせマージンを各サブチップに設けなけれ
ばならず、集積度が低下するという課題であった。しか
も、２５６ＭビットＤＲＡＭ、１ＧビットＤＲＡＭのご
とき大容量半導体装置では、４個構成、８個構成、…と
しなければならず、このため、機能判別パッド数が増大
し、また、組立てるための位置合わせマージンも増大
し、やはり、集積度が低下するという課題がある。
従来の半導体装置においては、サブチップを組み立てる
ための位置合わせマージンを各サブチップに設けなけれ
ばならず、集積度が低下するという課題であった。しか
も、２５６ＭビットＤＲＡＭ、１ＧビットＤＲＡＭのご
とき大容量半導体装置では、４個構成、８個構成、…と
しなければならず、このため、機能判別パッド数が増大
し、また、組立てるための位置合わせマージンも増大
し、やはり、集積度が低下するという課題がある。
【０００５】なお、図１５に示すごとく、異なる機能
Ａ、Ｂ、Ｃ、Ｄを有する隣接する４つのサブチップを１
つのチップとして切り出す場合、その選択を任意にする
ことにより、歩留まりを向上させる半導体装置もある
（参照：特開平３−２１４７６４号公報）。この場合に
は、サブチップによって機能が異なるために、歩留まり
向上には限界がある。
Ａ、Ｂ、Ｃ、Ｄを有する隣接する４つのサブチップを１
つのチップとして切り出す場合、その選択を任意にする
ことにより、歩留まりを向上させる半導体装置もある
（参照：特開平３−２１４７６４号公報）。この場合に
は、サブチップによって機能が異なるために、歩留まり
向上には限界がある。
【０００６】従って、本発明の目的は、集積度が高く、
しかも任意の数のサブチップにより１つのチップを構成
し得る半導体装置を提供することにある。
しかも任意の数のサブチップにより１つのチップを構成
し得る半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、単独で半導体装置として同一動作可能で
あるサブチップをウエハ上で隣接する複数個で１つのチ
ップとし、かつ各サブチップに隣接サブチップの有無を
検出する隣接検出回路を設けたものである。
めに本発明は、単独で半導体装置として同一動作可能で
あるサブチップをウエハ上で隣接する複数個で１つのチ
ップとし、かつ各サブチップに隣接サブチップの有無を
検出する隣接検出回路を設けたものである。
【０００８】
【作用】上述の手段によれば、隣接するサブチップを組
合せるので位置合わせマージンは不要となる。また、各
サブチップにおいて、隣接検出回路によって組合された
チップ内での位置の確認が可能となり、機能判別パッド
は不要となる。
合せるので位置合わせマージンは不要となる。また、各
サブチップにおいて、隣接検出回路によって組合された
チップ内での位置の確認が可能となり、機能判別パッド
は不要となる。
【０００９】
【実施例】図１は本発明に係る半導体装置の第１の実施
例を示す平面図であって、ウエハ上で隣接する４つのサ
ブチップにより１つのチップを構成したものである。図
１においては、各サブチップ１、２、３、４は２５６Ｍ
ビットＤＲＡＭの機能を有し、組合わせて１ＧビットＤ
ＲＡＭを構成する。各サブチップ１、２、３、４には、
電源パッドＰＶＣＣ、接地パッドＰＧＮＤパッドＰ１、
Ｐ２、…、Ｐ８が設けられており、リードオンチップ方
式で組立てられている。この場合、リードフレームＬＶ
ＣＣ、ＬＧＮＤ、Ｌ１、Ｌ２、…、Ｌ８はコ字形状とな
っており、従って、リードフレームＬＶＣＣ、ＬＧＮＤ
にはワイヤボンディングの際に電源パッドＰＶＣＣもし
くは接地ＰＧＮＤが選択されて接続されるが、リードフ
レームＬ１、Ｌ２、…、Ｌ８とパッドＰ１、Ｐ２、…、
Ｐ８との接続は、サブチップ１、４においては正順とな
り、サブチップ２、３においては逆順となる。また、図
１には、図示しないが、各サブチップ１、２、３、４の
四方には隣接検出回路が設けられ、また、各サブチップ
１、２、３、４にはこれら隣接検出回路の出力により各
自の位置を確認するデコーダが設けられ（参照：図２、
図３）、さらに、このデコーダの出力もしくは隣接検出
回路の出力により入出力の切換えを行う入出力切換回路
が設けられている（参照、図４）。これにより、リード
フレームＬ１、Ｌ２、…、Ｌ８とパッドＰ１、Ｐ２、
…、Ｐ８との接続が正順か逆順かをサブチップ内部で判
別している。
例を示す平面図であって、ウエハ上で隣接する４つのサ
ブチップにより１つのチップを構成したものである。図
１においては、各サブチップ１、２、３、４は２５６Ｍ
ビットＤＲＡＭの機能を有し、組合わせて１ＧビットＤ
ＲＡＭを構成する。各サブチップ１、２、３、４には、
電源パッドＰＶＣＣ、接地パッドＰＧＮＤパッドＰ１、
Ｐ２、…、Ｐ８が設けられており、リードオンチップ方
式で組立てられている。この場合、リードフレームＬＶ
ＣＣ、ＬＧＮＤ、Ｌ１、Ｌ２、…、Ｌ８はコ字形状とな
っており、従って、リードフレームＬＶＣＣ、ＬＧＮＤ
にはワイヤボンディングの際に電源パッドＰＶＣＣもし
くは接地ＰＧＮＤが選択されて接続されるが、リードフ
レームＬ１、Ｌ２、…、Ｌ８とパッドＰ１、Ｐ２、…、
Ｐ８との接続は、サブチップ１、４においては正順とな
り、サブチップ２、３においては逆順となる。また、図
１には、図示しないが、各サブチップ１、２、３、４の
四方には隣接検出回路が設けられ、また、各サブチップ
１、２、３、４にはこれら隣接検出回路の出力により各
自の位置を確認するデコーダが設けられ（参照：図２、
図３）、さらに、このデコーダの出力もしくは隣接検出
回路の出力により入出力の切換えを行う入出力切換回路
が設けられている（参照、図４）。これにより、リード
フレームＬ１、Ｌ２、…、Ｌ８とパッドＰ１、Ｐ２、
…、Ｐ８との接続が正順か逆順かをサブチップ内部で判
別している。
【００１０】 図２に示すように、各サブチップ１、
２、３、４においては、上方側に隣接検出回路Ｄ１、左
方側に隣接検出経路Ｄ２、下方側に隣接検出回路Ｄ３、
右方側に隣接検出回路Ｄ４が設けられており、これら各
隣接検出回路Ｄ１、Ｄ２、Ｄ３、Ｄ４の検出信号Ｓ１、
Ｓ２、Ｓ３、Ｓ４はデコーダＤＥＣに入力されている。
隣接検出回路Ｄ１、Ｄ２、Ｄ３、Ｄ４が正常であれば、
隣接するサブチップの有無に応じてこれらの出力信号Ｓ
１、Ｓ２、Ｓ３、Ｓ４は次のごとくハイレベル（Ｈ）、
ローレベル（Ｌ）となる。 サブチップ │ Ｓ１ Ｓ２ Ｓ３ Ｓ４ ───────┼──────────────── １ │ Ｌ Ｌ Ｈ Ｈ ２ │ Ｈ Ｌ Ｌ Ｈ ３ │ Ｈ Ｈ Ｌ Ｌ ４ │ Ｌ Ｈ Ｈ Ｌ 単独チップ │ Ｌ Ｌ Ｌ Ｌ
２、３、４においては、上方側に隣接検出回路Ｄ１、左
方側に隣接検出経路Ｄ２、下方側に隣接検出回路Ｄ３、
右方側に隣接検出回路Ｄ４が設けられており、これら各
隣接検出回路Ｄ１、Ｄ２、Ｄ３、Ｄ４の検出信号Ｓ１、
Ｓ２、Ｓ３、Ｓ４はデコーダＤＥＣに入力されている。
隣接検出回路Ｄ１、Ｄ２、Ｄ３、Ｄ４が正常であれば、
隣接するサブチップの有無に応じてこれらの出力信号Ｓ
１、Ｓ２、Ｓ３、Ｓ４は次のごとくハイレベル（Ｈ）、
ローレベル（Ｌ）となる。 サブチップ │ Ｓ１ Ｓ２ Ｓ３ Ｓ４ ───────┼──────────────── １ │ Ｌ Ｌ Ｈ Ｈ ２ │ Ｈ Ｌ Ｌ Ｈ ３ │ Ｈ Ｈ Ｌ Ｌ ４ │ Ｌ Ｈ Ｈ Ｌ 単独チップ │ Ｌ Ｌ Ｌ Ｌ
【００１１】従って、図３に示すように、図２のデコー
ダＤＥＣは、５つのノア回路３１、３２、３３、３４、
３５によって構成され、サブチップの位置を確認でき
る。なお、図３において、 ＳＳ１：左上の位置（図１のサブチップ１） ＳＳ２：左下の位置（図１のサブチップ２） ＳＳ３：右下の位置（図１のサブチップ３） ＳＳ４：右上の位置（図１のサブチップ４） を示し、Ｓは無接続状態を示す。また、デコーダＤＥＣ
の信号ＳＳ１〜ＳＳ４、Ｓは機能判別のためにサブチッ
プ内部において用いられる。
ダＤＥＣは、５つのノア回路３１、３２、３３、３４、
３５によって構成され、サブチップの位置を確認でき
る。なお、図３において、 ＳＳ１：左上の位置（図１のサブチップ１） ＳＳ２：左下の位置（図１のサブチップ２） ＳＳ３：右下の位置（図１のサブチップ３） ＳＳ４：右上の位置（図１のサブチップ４） を示し、Ｓは無接続状態を示す。また、デコーダＤＥＣ
の信号ＳＳ１〜ＳＳ４、Ｓは機能判別のためにサブチッ
プ内部において用いられる。
【００１２】上述したように、サブチップが上側に位置
するか下側に位置するかによってリードフレームＬ１、
Ｌ２、…、Ｌ８とパッドＰ１、Ｐ２、…、Ｐ８との接続
は正順もしくは逆順となる。他方、サブチップが上側に
位置するか下側に位置するかはデコーダＤＥＣの出力Ｓ
Ｓ１〜ＳＳ４でも隣接検出回路Ｄ１もしくはＤ３の出力
信号Ｓ１もしくはＳ３でも確認できる。たとえば、隣接
検出回路Ｄ１の出力信号Ｓ１であれば、Ｓ１がローレベ
ルのときに該当サブチップは上側に位置し、Ｓ１がハイ
レベルのときに該当サブチップは下側に位置する。従っ
て、入力切換回路は図４の（Ａ）に示すごとく構成で
き、出力切換回路は図４の（Ｂ）に示すごとく構成でき
る。
するか下側に位置するかによってリードフレームＬ１、
Ｌ２、…、Ｌ８とパッドＰ１、Ｐ２、…、Ｐ８との接続
は正順もしくは逆順となる。他方、サブチップが上側に
位置するか下側に位置するかはデコーダＤＥＣの出力Ｓ
Ｓ１〜ＳＳ４でも隣接検出回路Ｄ１もしくはＤ３の出力
信号Ｓ１もしくはＳ３でも確認できる。たとえば、隣接
検出回路Ｄ１の出力信号Ｓ１であれば、Ｓ１がローレベ
ルのときに該当サブチップは上側に位置し、Ｓ１がハイ
レベルのときに該当サブチップは下側に位置する。従っ
て、入力切換回路は図４の（Ａ）に示すごとく構成で
き、出力切換回路は図４の（Ｂ）に示すごとく構成でき
る。
【００１３】 次に、図２の隣接検出回路の詳細を図５
を参照して説明する。図５は、サブチップ１の隣接検出
回路Ｄ４及びサブチップ４の隣接検出回路Ｄ１を示し、
サブチップ４の電源電圧ＶCCによりサブチップ１の隣接
検出回路Ｄ４が検出信号Ｓ４を発生する回路部分のみを
詳細に示し、サブチップ１の電源電圧ＶCCによりサブチ
ップ４の隣接検出回路Ｄ２が検出信号Ｓ２を発生する回
路部分は省略してある。 図５におけるサブチップ４の
隣接検出回路Ｄ２は、サブチップ１の隣接検出回路Ｄ４
の出力信号Ｓ４によってオン、オフされるトランスファ
ーゲートＴＧ１を介して電源電圧ＶCCをＶCC4 としてサ
ブチップ１側に供給する。また、サブチップ１の隣接検
出回路Ｄ４は、抵抗Ｒ１、Ｒ２による分圧回路からの基
準電圧ＶＲとサブチップ４からの電圧ＶCC4 とを比較す
る比較器ＣＯＭＰ、パワーオン検出信号ＰＯＮによって
制御され比較器ＣＯＭＰの出力をラッチするラッチ回路
ＬＴ、及びラッチ回路ＬＴの出力とパワーオン検出信号
ＰＯＮとのオア論理を行うノア回路Ｇ１を有する。さら
に、サブチップ１の隣接検出回路Ｄ４は、該回路Ｄ４の
故障を検出するためのナンド回路Ｇ２及びインバータＧ
３を有する。なお、比較器ＣＯＭＰの入力抵抗Ｒ３は比
較的大きい抵抗値を有する。
を参照して説明する。図５は、サブチップ１の隣接検出
回路Ｄ４及びサブチップ４の隣接検出回路Ｄ１を示し、
サブチップ４の電源電圧ＶCCによりサブチップ１の隣接
検出回路Ｄ４が検出信号Ｓ４を発生する回路部分のみを
詳細に示し、サブチップ１の電源電圧ＶCCによりサブチ
ップ４の隣接検出回路Ｄ２が検出信号Ｓ２を発生する回
路部分は省略してある。 図５におけるサブチップ４の
隣接検出回路Ｄ２は、サブチップ１の隣接検出回路Ｄ４
の出力信号Ｓ４によってオン、オフされるトランスファ
ーゲートＴＧ１を介して電源電圧ＶCCをＶCC4 としてサ
ブチップ１側に供給する。また、サブチップ１の隣接検
出回路Ｄ４は、抵抗Ｒ１、Ｒ２による分圧回路からの基
準電圧ＶＲとサブチップ４からの電圧ＶCC4 とを比較す
る比較器ＣＯＭＰ、パワーオン検出信号ＰＯＮによって
制御され比較器ＣＯＭＰの出力をラッチするラッチ回路
ＬＴ、及びラッチ回路ＬＴの出力とパワーオン検出信号
ＰＯＮとのオア論理を行うノア回路Ｇ１を有する。さら
に、サブチップ１の隣接検出回路Ｄ４は、該回路Ｄ４の
故障を検出するためのナンド回路Ｇ２及びインバータＧ
３を有する。なお、比較器ＣＯＭＰの入力抵抗Ｒ３は比
較的大きい抵抗値を有する。
【００１４】サブチップ１の隣接検出回路Ｄ４とサブチ
ップ４の隣接検出回路Ｄ２とが正常に接続された場合の
図５の動作を図６の（Ａ）を参照して説明する。サブチ
ップ１側の電源電圧ＶCCがオンとなると、パワーオン検
出信号ＰＯＣは図示のごとく上昇する。初期において
は、検出信号Ｓ４はローレベル（０Ｖ）である。従っ
て、サブチップ１の比較電圧ＶCC4 はトランスファゲー
トＴＧ１のオンによりサブチップ４の電圧ＶCCにほぼ追
随する。この結果、ＶCC4 ＞ＶＲとなり、比較器ＣＯＭ
Ｐの出力はハイレベルとなり、従って、ラッチ回路ＬＴ
のノードＮ1 、Ｎ2はハイレベル、ローレベルにラッチ
される。この時点で、パワーオン検出信号ＰＯＣがハイ
レベルからローレベルに変化すると、ラッチ回路ＬＴの
ノードＮ2 のローレベルとのオア論理によりノア回路Ｇ
１の出力信号Ｓ４はローレベルからハイレベルに変化
し、以後、ラッチ回路ＬＴによってこの状態が続く。な
お、この状態では、信号Ｓ４によってトランスファーゲ
ートＴＧ１はオフにされ、従って、比較器ＣＯＭＰの出
力はローレベルとなるので、故障検出信号ＴＦはローレ
ベルである。このようにして、検出信号Ｓ４がハイレベ
ルとなって正常な接続状態が検出されることになる。
ップ４の隣接検出回路Ｄ２とが正常に接続された場合の
図５の動作を図６の（Ａ）を参照して説明する。サブチ
ップ１側の電源電圧ＶCCがオンとなると、パワーオン検
出信号ＰＯＣは図示のごとく上昇する。初期において
は、検出信号Ｓ４はローレベル（０Ｖ）である。従っ
て、サブチップ１の比較電圧ＶCC4 はトランスファゲー
トＴＧ１のオンによりサブチップ４の電圧ＶCCにほぼ追
随する。この結果、ＶCC4 ＞ＶＲとなり、比較器ＣＯＭ
Ｐの出力はハイレベルとなり、従って、ラッチ回路ＬＴ
のノードＮ1 、Ｎ2はハイレベル、ローレベルにラッチ
される。この時点で、パワーオン検出信号ＰＯＣがハイ
レベルからローレベルに変化すると、ラッチ回路ＬＴの
ノードＮ2 のローレベルとのオア論理によりノア回路Ｇ
１の出力信号Ｓ４はローレベルからハイレベルに変化
し、以後、ラッチ回路ＬＴによってこの状態が続く。な
お、この状態では、信号Ｓ４によってトランスファーゲ
ートＴＧ１はオフにされ、従って、比較器ＣＯＭＰの出
力はローレベルとなるので、故障検出信号ＴＦはローレ
ベルである。このようにして、検出信号Ｓ４がハイレベ
ルとなって正常な接続状態が検出されることになる。
【００１５】次に、サブチップ１の隣接検出回路Ｄ４と
サブチップ４の隣接検出回路Ｄ２とが正常に接続されて
いないあるいはサブチップ４の電源電圧ＶCCが与えられ
ていない場合の図５の動作を図６の（Ｂ）を参照して説
明する。この場合にも、サブチップ１側の電源電圧ＶCC
がオンとなると、パワーオン検出信号ＰＯＣは図示のご
とく上昇する。また、初期においては、検出信号Ｓ４は
ローレベル（０Ｖ）である。しかし、サブチップ１の比
較電圧ＶCC4 はローレベルである。この結果、ＶCC4 ＜
ＶＲとなり、比較器ＣＯＭＰの出力はローレベルとな
り、従って、ラッチ回路ＬＴのノードＮ1 、Ｎ2 はロー
レベル、ハイレベルにラッチされる。この時点で、パワ
ーオン検出信号ＰＯＣがハイレベルからローレベルに変
化すると、ラッチ回路ＬＴのノードＮ2 のハイレベルと
のオア論理によりノア回路Ｇ１の出力信号Ｓ４はローレ
ベルを維持する。以後、ラッチ回路ＬＴによってこの状
態が続く。なお、この状態では、比較器ＣＯＭＰの出力
はローレベルであるので、故障検出信号ＴＦはローレベ
ルである。このようにして、検出信号Ｓ４がローレベル
となって非接続状態が検出されることになる。
サブチップ４の隣接検出回路Ｄ２とが正常に接続されて
いないあるいはサブチップ４の電源電圧ＶCCが与えられ
ていない場合の図５の動作を図６の（Ｂ）を参照して説
明する。この場合にも、サブチップ１側の電源電圧ＶCC
がオンとなると、パワーオン検出信号ＰＯＣは図示のご
とく上昇する。また、初期においては、検出信号Ｓ４は
ローレベル（０Ｖ）である。しかし、サブチップ１の比
較電圧ＶCC4 はローレベルである。この結果、ＶCC4 ＜
ＶＲとなり、比較器ＣＯＭＰの出力はローレベルとな
り、従って、ラッチ回路ＬＴのノードＮ1 、Ｎ2 はロー
レベル、ハイレベルにラッチされる。この時点で、パワ
ーオン検出信号ＰＯＣがハイレベルからローレベルに変
化すると、ラッチ回路ＬＴのノードＮ2 のハイレベルと
のオア論理によりノア回路Ｇ１の出力信号Ｓ４はローレ
ベルを維持する。以後、ラッチ回路ＬＴによってこの状
態が続く。なお、この状態では、比較器ＣＯＭＰの出力
はローレベルであるので、故障検出信号ＴＦはローレベ
ルである。このようにして、検出信号Ｓ４がローレベル
となって非接続状態が検出されることになる。
【００１６】次に、たとえば、サブチップ１の隣接検出
回路Ｄ４の抵抗Ｒ３がオープンとなって故障となってい
る場合の図５の動作を図６の（Ｃ）を参照して説明す
る。この場合、パワーオン検出信号ＰＯＣがオンとな
り、ハイレベルからローレベルに変化するまでは、図６
の（Ａ）の場合と同様であり、また、その後も、ラッチ
回路ＬＴによって信号Ｓ４は上昇し続ける。しかし、信
号Ｓ４によってトランスファゲートＴＧ１がオフにされ
た後にあっても、抵抗Ｒ3 がオープンのために、比較器
ＣＯＭＰの入力ＶCC4 は上昇し、従って、信号Ｓ４によ
ってトランスファーゲートＴＧ１がオフにした後でも、
従って、比較器ＣＯＭＰの出力はハイレベルを維持す
る。この結果、故障検出信号ＴＦはハイレベルとなる。
このようにして、故障検出信号ＴＦがハイレベルとなっ
て故障状態が検出されることになる。なお、故障検出信
号ＴＦは図示しないテスト回路によって読出され、この
結果、故障検出信号ＴＦがハイレベルであるサブチップ
は不良品として排除される。
回路Ｄ４の抵抗Ｒ３がオープンとなって故障となってい
る場合の図５の動作を図６の（Ｃ）を参照して説明す
る。この場合、パワーオン検出信号ＰＯＣがオンとな
り、ハイレベルからローレベルに変化するまでは、図６
の（Ａ）の場合と同様であり、また、その後も、ラッチ
回路ＬＴによって信号Ｓ４は上昇し続ける。しかし、信
号Ｓ４によってトランスファゲートＴＧ１がオフにされ
た後にあっても、抵抗Ｒ3 がオープンのために、比較器
ＣＯＭＰの入力ＶCC4 は上昇し、従って、信号Ｓ４によ
ってトランスファーゲートＴＧ１がオフにした後でも、
従って、比較器ＣＯＭＰの出力はハイレベルを維持す
る。この結果、故障検出信号ＴＦはハイレベルとなる。
このようにして、故障検出信号ＴＦがハイレベルとなっ
て故障状態が検出されることになる。なお、故障検出信
号ＴＦは図示しないテスト回路によって読出され、この
結果、故障検出信号ＴＦがハイレベルであるサブチップ
は不良品として排除される。
【００１７】 図７は本発明の第１の実施例による良
品、不良品を示すウエハである。すなわち、隣接する４
つのサブチップが良品の場合は、１ＧビットＤＲＡＭと
して良品とし、サブチップが単独で良品の場合には、２
５６ＭビットＤＲＡＭとして良品とする。
品、不良品を示すウエハである。すなわち、隣接する４
つのサブチップが良品の場合は、１ＧビットＤＲＡＭと
して良品とし、サブチップが単独で良品の場合には、２
５６ＭビットＤＲＡＭとして良品とする。
【００１８】 上述のごとく、サブチップが単独で良品
とされた場合には、図８に示すごとく、リードフレーム
が装着される。なお、この場合、２５６ＭビットＤＲＡ
Ｍとして用いるので、アドレスは実質的に２本減少す
る。たとえば、図３の無接続状態信号Ｓを用いて２つの
アドレス信号ＡＤＤ２、ＡＤＤ３のパスを殺す例を図９
に示す。なお、検出信号Ｓ３、Ｓ４を入力しているの
は、１ＧビットＤＲＡＭとして用いる場合であって、ア
ドレス信号ＡＤＤ２、ＡＤＤ３を活性化する場合に、た
とえば、左下にある場合には反転して用い、左上にある
場合にはそのまま用いるためである。
とされた場合には、図８に示すごとく、リードフレーム
が装着される。なお、この場合、２５６ＭビットＤＲＡ
Ｍとして用いるので、アドレスは実質的に２本減少す
る。たとえば、図３の無接続状態信号Ｓを用いて２つの
アドレス信号ＡＤＤ２、ＡＤＤ３のパスを殺す例を図９
に示す。なお、検出信号Ｓ３、Ｓ４を入力しているの
は、１ＧビットＤＲＡＭとして用いる場合であって、ア
ドレス信号ＡＤＤ２、ＡＤＤ３を活性化する場合に、た
とえば、左下にある場合には反転して用い、左上にある
場合にはそのまま用いるためである。
【００１９】 図１０は図５の変更例を示す。すなわ
ち、図５においては、サブチップ１の隣接検出回路Ｄ４
の検出信号Ｓ４をサブチップ４に直接入力している。し
かし、サブチップを単品としてつまり２５６ＭビットＤ
ＲＡＭとして用いるときには、信号Ｓ４はウエハ切断面
に接することになり、故障の原因となる。このため、図
１０においては、図５の要素に対して、ナンド回路Ｇ４
及びトランスファゲートＴＧ２を付加している。これに
より、パワーオン検出信号ＰＯＮがハイレベルからロー
レベルに変化し、かつ、検出信号Ｓ４がローレベルから
ハイレベルに変化した後には、トランスファゲートＴＧ
２をオフにして信号Ｓ４をウエハ切断面から分離してい
る、つまり、ハイインピーダンス状態にしている。
ち、図５においては、サブチップ１の隣接検出回路Ｄ４
の検出信号Ｓ４をサブチップ４に直接入力している。し
かし、サブチップを単品としてつまり２５６ＭビットＤ
ＲＡＭとして用いるときには、信号Ｓ４はウエハ切断面
に接することになり、故障の原因となる。このため、図
１０においては、図５の要素に対して、ナンド回路Ｇ４
及びトランスファゲートＴＧ２を付加している。これに
より、パワーオン検出信号ＰＯＮがハイレベルからロー
レベルに変化し、かつ、検出信号Ｓ４がローレベルから
ハイレベルに変化した後には、トランスファゲートＴＧ
２をオフにして信号Ｓ４をウエハ切断面から分離してい
る、つまり、ハイインピーダンス状態にしている。
【００２０】図１１は本発明に係る半導体装置の第２の
実施例を示す平面図であって、ウエハ上で隣接する８つ
のサブチップにより１つのチップを構成したものであ
る。この場合には、各サブチップ１〜８の四方には、第
１の実施例と同様に、隣接検出回路Ｄ１〜Ｄ４が配設さ
れる。各サブチップのデコーダＤＥＣ’には、第１の実
施例と同様に、各サブチップの隣接検出回路Ｄ１〜Ｄ４
の検出信号Ｓ１〜Ｓ４が供給されると共に、下のサブチ
ップのデコーダＤＥＣ’からのデコード信号ＳＳＴ１’
及び上のサブチップのデコーダＤＥＣ’からのデコード
信号ＳＳＴ２’が供給される。すなわち、この場合のデ
コーダＤＥＣ’は図１２のごとく構成される。なお、図
１２において、ＳＳｉ（ｉ＝１〜８）は図１１のサブチ
ップｉ（ｉ＝１〜８）の位置に相当する。
実施例を示す平面図であって、ウエハ上で隣接する８つ
のサブチップにより１つのチップを構成したものであ
る。この場合には、各サブチップ１〜８の四方には、第
１の実施例と同様に、隣接検出回路Ｄ１〜Ｄ４が配設さ
れる。各サブチップのデコーダＤＥＣ’には、第１の実
施例と同様に、各サブチップの隣接検出回路Ｄ１〜Ｄ４
の検出信号Ｓ１〜Ｓ４が供給されると共に、下のサブチ
ップのデコーダＤＥＣ’からのデコード信号ＳＳＴ１’
及び上のサブチップのデコーダＤＥＣ’からのデコード
信号ＳＳＴ２’が供給される。すなわち、この場合のデ
コーダＤＥＣ’は図１２のごとく構成される。なお、図
１２において、ＳＳｉ（ｉ＝１〜８）は図１１のサブチ
ップｉ（ｉ＝１〜８）の位置に相当する。
【００２１】なお、上述の実施例においては、隣接する
４つもしくは８つのサブチップを１つのチップとしてい
るが、他の数のサブチップを１つのチップとすることも
できる。この場合にも、各サブチップにおける４つの隣
接検出回路の配設は同一であるが、デコーダの回路構成
が異なる。また、本発明は、ＤＲＡＭ以外に、スタティ
ックＲＡＭ、あるいは他の半導体装置にも適用し得る。
４つもしくは８つのサブチップを１つのチップとしてい
るが、他の数のサブチップを１つのチップとすることも
できる。この場合にも、各サブチップにおける４つの隣
接検出回路の配設は同一であるが、デコーダの回路構成
が異なる。また、本発明は、ＤＲＡＭ以外に、スタティ
ックＲＡＭ、あるいは他の半導体装置にも適用し得る。
【００２２】
【発明の効果】以上説明したように本発明によれば、隣
接するサブチップを１つのチップとしているので、各サ
ブチップの位置合わせマージンは不要となり、従って、
集積度を向上できる。また、各サブチップの機能判別の
ためのパッドが不要であるので、任意の数のサブチップ
により１つのチップとすることができる、さらに、集積
度を向上できる。
接するサブチップを１つのチップとしているので、各サ
ブチップの位置合わせマージンは不要となり、従って、
集積度を向上できる。また、各サブチップの機能判別の
ためのパッドが不要であるので、任意の数のサブチップ
により１つのチップとすることができる、さらに、集積
度を向上できる。
【図１】本発明に係る半導体装置の第１の実施例を示す
平面図である。
平面図である。
【図２】図１の隣接検出回路、デコーダの配置を示す平
面図である。
面図である。
【図３】図２のデコーダの回路図である。
【図４】図１の入出力切換回路を示す回路図である。
【図５】図２の隣接検出回路の回路図である。
【図６】図５の回路の動作を示す電圧波形図である。
【図７】本発明の第１の実施例による良品、不良品を示
す図である。
す図である。
【図８】単独で良品の場合のサブチップの配線を示す図
である。
である。
【図９】本発明の第１の実施例におけるアドレスデコー
ダの一例を示す回路図である。
ダの一例を示す回路図である。
【図１０】図５の変更例を示す回路図である。
【図１１】本発明に係る半導体装置の第２の実施例を示
す平面図である。
す平面図である。
【図１２】図１１のデコーダの回路図である。
【図１３】一般的なウエハ上で良品、不良品を示す図で
ある。
ある。
【図１４】従来の半導体装置を示す平面図である。
【図１５】他の従来の半導体装置を示す平面図である。
１〜８…サブチップ Ｄ１、Ｄ２、Ｄ３、Ｄ４…隣接検出回路 Ｓ１、Ｓ２、Ｓ３、Ｓ４…隣接検出信号 ＤＥＣ、ＤＥＣ’…デコーダ回路 ＳＳＴ１’、ＳＳＴ２’…デコード入力信号 ＳＳＴ１、ＳＳＴ２…デコード出力信号 ＰＶＣＣ…電源パッド ＰＧＮＤ…接地パッド Ｌ１、Ｌ２…リードフレーム
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｅ 27/04 27/108 (56)参考文献 特開 平３−69138（ＪＰ，Ａ) 特開 平４−137757（ＪＰ，Ａ) 特開 平４−34974（ＪＰ，Ａ) 特開 平４−253365（ＪＰ，Ａ) 特開 平４−96253（ＪＰ，Ａ) 特開 平３−69138（ＪＰ，Ａ) 特開 平４−6853（ＪＰ，Ａ) 特公 昭48−18036（ＪＰ，Ｂ１) 特公 昭46−36825（ＪＰ，Ｂ１)
Claims (6)
- 【請求項１】 単独で半導体装置として同一動作可能で
あるサブチップのうち、ウエハ上で隣接する複数の前記
サブチップを切り出して１つのチップとした半導体装置
において、 前記各サブチップの各辺に対する隣接サブチップの有無
を検出する隣接検出回路（Ｄ１、Ｄ２、Ｄ３、Ｄ４）を
設けたことを特徴とする半導体装置。 - 【請求項２】 さらに、前記各サブチップが、 前記隣接検出回路の検出信号（Ｓ１、Ｓ２、Ｓ３、Ｓ
４）に応じて該サブチップが組み立てられたチップ内で
の位置を確認するデコーダ（ＤＥＣ）を具備する請求項
１に記載の半導体装置。 - 【請求項３】 前記隣接検出回路の検出信号に応じて入
出力信号（Ｐｉ、Ｐ９−ｉ、ＳＰｉ、ＳＰ９−ｉ）を切
換える入出力切換回路を具備する請求項１に記載の半導
体装置。 - 【請求項４】 前記デコーダの出力に応じて入出力信号
（Ｐｉ、Ｐ９−ｉ、ＳＰｉ、ＳＰ９−ｉ）を切換える入
出力切換回路を具備する請求項２に記載の半導体装置。 - 【請求項５】 前記各サブチップがリードフレーム（Ｌ
１、Ｌ２、…）によって電気的に接続された請求項１に
記載の半導体装置。 - 【請求項６】 前記隣接検出回路の出力が分岐されて前
記隣接サブチップの有無を検出するための制御信号をな
し、該制御信号はパワーオン検出信号のオフと共にハイ
インピーダンスとされる請求項１に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352439A JP2746093B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体装置 |
| US08/358,304 US5581205A (en) | 1993-12-30 | 1994-12-19 | Semiconductor device capable of assembling adjacent sub chips into one chip |
| EP94120846A EP0661750B1 (en) | 1993-12-30 | 1994-12-28 | Semiconductor device capable of assembling adjacent sub chips into one chip |
| DE69421055T DE69421055T2 (de) | 1993-12-30 | 1994-12-28 | Halbleitervorrichtung, welche zum Zusammenbauen von benachbarten Sub-Chips in einem einzigen Chip geeignet ist |
| KR1019940038846A KR0142646B1 (ko) | 1993-12-30 | 1994-12-29 | 인접 서브 칩들을 하나의 칩으로 조립할 수 있는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352439A JP2746093B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202003A JPH07202003A (ja) | 1995-08-04 |
| JP2746093B2 true JP2746093B2 (ja) | 1998-04-28 |
Family
ID=18424088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352439A Expired - Fee Related JP2746093B2 (ja) | 1993-12-30 | 1993-12-30 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5581205A (ja) |
| EP (1) | EP0661750B1 (ja) |
| JP (1) | JP2746093B2 (ja) |
| KR (1) | KR0142646B1 (ja) |
| DE (1) | DE69421055T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955096A (ja) * | 1995-08-11 | 1997-02-25 | Nec Corp | 半導体記憶装置 |
| KR100806060B1 (ko) * | 1999-11-29 | 2008-02-21 | 루센트 테크놀러지스 인크 | 멀티-칩 패키지들의 ｉｃ칩들의 클러스터 패키징 |
| US7208758B2 (en) * | 2003-09-16 | 2007-04-24 | Micron Technology, Inc. | Dynamic integrated circuit clusters, modules including same and methods of fabricating |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426607A (en) * | 1988-04-27 | 1995-06-20 | Sharp Kabushiki Kaisha | Redundant circuit for memory having redundant block operatively connected to special one of normal blocks |
| US5203005A (en) * | 1989-05-02 | 1993-04-13 | Horst Robert W | Cell structure for linear array wafer scale integration architecture with capability to open boundary i/o bus without neighbor acknowledgement |
| JPH03214764A (ja) * | 1990-01-19 | 1991-09-19 | Sharp Corp | 半導体チップの製造方法 |
| EP0454447A3 (en) * | 1990-04-26 | 1993-12-08 | Hitachi Ltd | Semiconductor device assembly |
| JP3104795B2 (ja) * | 1990-04-26 | 2000-10-30 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5093879A (en) * | 1990-06-22 | 1992-03-03 | International Business Machines Corporation | Electro-optical connectors |
| JPH0465859A (ja) * | 1990-07-06 | 1992-03-02 | Fujitsu Ltd | ウエハ・スケール集積回路および該回路における信号伝播経路形成方法 |
| GB9203587D0 (en) * | 1992-02-20 | 1992-04-08 | Motorola Inc | Bus format detector |
-
1993
- 1993-12-30 JP JP5352439A patent/JP2746093B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-19 US US08/358,304 patent/US5581205A/en not_active Expired - Fee Related
- 1994-12-28 DE DE69421055T patent/DE69421055T2/de not_active Expired - Fee Related
- 1994-12-28 EP EP94120846A patent/EP0661750B1/en not_active Expired - Lifetime
- 1994-12-29 KR KR1019940038846A patent/KR0142646B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69421055T2 (de) | 2000-05-25 |
| KR950021464A (ko) | 1995-07-26 |
| EP0661750A1 (en) | 1995-07-05 |
| EP0661750B1 (en) | 1999-10-06 |
| JPH07202003A (ja) | 1995-08-04 |
| DE69421055D1 (de) | 1999-11-11 |
| US5581205A (en) | 1996-12-03 |
| KR0142646B1 (ko) | 1998-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100438883B1 (ko) | 멀티 칩 반도체 장치 및 메모리 카드 | |
| US7489030B2 (en) | Stacked semiconductor device | |
| US6947341B2 (en) | Integrated semiconductor memory chip with presence detect data capability | |
| KR101357759B1 (ko) | 퓨즈회로를 포함하는 반도체 집적회로 및 반도체 메모리 장치 | |
| JPH0320840B2 (ja) | ||
| TWI452664B (zh) | Semiconductor device and manufacturing method thereof | |
| US6335875B2 (en) | Memory circuit/logic circuit integrated device capable of reducing term of works | |
| JP3592885B2 (ja) | 半導体集積回路装置 | |
| US6798679B2 (en) | Semiconductor memory module | |
| JP2746093B2 (ja) | 半導体装置 | |
| EP1172821A1 (en) | Semiconductor storage device and method for evaluating the same | |
| US5598363A (en) | Semiconductor device having an improved reliability | |
| US6366503B2 (en) | Semiconductor storage device | |
| US6274931B1 (en) | Integrated circuit packaging systems and methods that use the same packaging substrates for integrated circuits of different data path widths | |
| JP2003270302A (ja) | 半導体装置 | |
| KR100542696B1 (ko) | 반도체 장치의 리페어 퓨즈 박스 | |
| US6985396B2 (en) | Semiconductor integrated circuit | |
| JP2006140466A (ja) | 半導体記憶装置 | |
| US6650576B2 (en) | Semiconductor memory and memory board therewith | |
| JP3701068B2 (ja) | 半導体記憶装置 | |
| JPH0373959B2 (ja) | ||
| KR20020025704A (ko) | 반도체 집적 회로 장치 | |
| KR19990024776A (ko) | 오류 점검/정정 회로의 디세이블 회로를 갖는 반도체 장치 | |
| JP2003257197A (ja) | 半導体記憶回路および半導体装置、ならびに半導体装置の製造方法 | |
| JPH05274866A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |