KR100438883B1 - 멀티 칩 반도체 장치 및 메모리 카드 - Google Patents

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Abstract

본 발명은 동일 구성의 복수의 반도체 칩을 적층하여 멀티 칩 반도체 장치를 구성한다. 상기 각 반도체 칩 내에는 옵셔널 회로가 설치되어 있다. 이 옵셔널 회로에는 각 칩의 적층 단수에 상당하는 퓨즈가 설치되어 있고, 이 퓨즈를 절단함으로써 각 칩의 칩 제어 신호를 개별로 수취한다.

Description

멀티 칩 반도체 장치 및 메모리 카드{MULTI CHIP SEMICONDUCTOR DEVICE AND MEMORY CARD}
본 발명은, 멀티 칩 반도체 장치 및 메모리 카드에 관한 것으로, 더욱 자세하게는 복수개의 반도체 메모리 칩 혹은 반도체 메모리와 논리 회로를 혼재한 반도체 칩을 적층한 상태에서 탑재한 멀티 칩 구성의 반도체 장치 및 메모리 카드에 관한 것이다.
디지털 카메라의 필름 매체나 휴대용 퍼스널 컴퓨터용 메모리로서, 메모리카드가 널리 보급되어 있다. 이 메모리 카드로서, 예를 들면 불휘발성 메모리인 NAND형 EEPROM을 탑재한 SSFDC(Solid-State Floppy Disk Card), 별칭 스마트 미디어(Smart Media)가 알려져 있다. 현재는, 64M비트의 NAND형 EEPROM이 1개 또는 2개 탑재된 대용량의 기억 카드가 시판되고 있다. 그러나, 현재 멀티미디어 등의 새로운 시장이 개척되어 점점 더 대용량의 기억 소자의 수요가 발생하고 있고 또 다른 대용량화를 실현하는 것이 요구되고 있다.
큰 기억 용량의 메모리 장치를 실현하는 기술의 하나로서, 관통 플러그(Chip Through Plug)라고 불리는 반도체 기판을 관통하는 관통 구멍 내에 설치한 접속 플러그를 갖는 반도체 칩을 형성하고 복수개의 반도체 칩을 적층하여 탑재한 멀티 칩 반도체 장치가 알려져 있다. 적층한 복수개의 반도체 칩에는 상기 관통 플러그를 통해 실장 기판으로부터 여러가지의 제어 신호나 데이터를 공급하거나 혹은 데이터를 판독한다. 그러나, 이 기술에는 아직 해결하여야 할 과제가 있다.
예를 들면, 종래의 평면 보드 실장에서는 4개의 동일 구조의 메모리 반도체 칩을 이용하여 메모리 장치를 구성하는 경우에는 4개의 칩 제어 신호(칩 인에이블바)를 각각 나누면 된다. 그러나, 실장 면적을 삭감하기 위해서 반도체 칩을 적층하는 경우에는 칩 제어 신호를 각각 칩 내부에서 분리할 필요가 있다. 이것은 4 종류의 칩을 제조하는 것을 의미하고 제조 비용을 생각하면 유익한 방법은 아니다.
그래서, 본 발명에 앞서서 본 발명자 등은 일본국 특허 출원 번호 H10-213880(대응 미국 출원 번호 09/363,031, 2001년 1월 17일부로 허가)으로, 반도체 기판 중에 소자가 집적된 반도체 칩을 복수개 탑재한 멀티 칩 반도체 장치에 있어서, 반도체 기판을 관통하는 관통 구멍 내에 접속 플러그를 형성한 실질적으로 동일 구조의 복수개의 반도체 칩을 적층하고, 상기 각 반도체 칩의 접속 플러그를 범프를 통해 선택적으로 접속하여 이루어지고, 상기 플러그의 접속 패턴에 따라서, 상기 각 반도체 칩 내에 설치한 옵셔널 회로를 선택하는 것을 특징으로 하는 멀티 칩 반도체 장치를 제안하고 있다.
이러한 구성의 멀티 칩 반도체 장치에 따르면, 복수개의 칩 내부에 각각 옵셔널 회로를 설치하고 플러그의 접속 시에 이용하는 범프를 각 칩마다 선택적으로 형성함으로써 동일 구성의 칩에서도 칩 제어 신호를 칩 개별로 제공하는 것이 가능해진다.
그러나, 이 방법을 이용한 경우에는 범프를 선택적으로 플러그에 접속해야만 하고, 땜납 도금법으로 범프를 형성하는 경우에는 칩마다 마스크를 형성할 필요가 있다. 또한, 전사 범프 방식과 같이 칩 일괄로 범프 형성을 행하는 경우에는 칩의 적층단수마다 범프의 설치 위치를 변경해야만 하고, 범프 형성 시에 마스크의 교환이 필요하게 되거나 혹은 각 적층단마다 각각 장치를 설치할 필요가 있다. 웨이퍼 상에서 도금을 행하여 범프를 형성하는 경우와 같이, 웨이퍼 일괄로 범프를 형성하는 경우에도 각 적층단마다 범프 위치가 다른 형성을 해야만 하고 각 층의 호환성이 이루어지지 않는다.
이와 같이, 선원의 기술은 동일 구성의 칩을 적층하여도 칩 제어 신호를 개별로 제공할 수 있어 제조 비용을 저감할 수 있지만, 생산 효율을 향상시키고 제조 비용을 더욱 줄일 수 있다는 점에서는 아직 개선의 여지가 있다.
상기한 바와 같이 종래의 멀티 칩 반도체 장치 및 메모리 카드는 동일 구성의 칩을 적층하여도 칩 제어 신호를 개별로 제공할 수 있어 제조 비용을 저감할 수 있지만, 생산 효율을 향상시키고 제조 비용을 더욱 줄일 수 있다는 점에서는 아직 개선의 여지가 있었다.
따라서, 본 발명의 목적은 생산 효율을 향상시키고 제조 비용을 더욱 줄일 수 있는 멀티 칩 반도체 장치 및 메모리 카드를 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, SSFDC(Solid-State Floppy Disk Card; 메모리 카드)의 카드형 패키지를 투시하여 내부 구조를 개략적으로 나타내는 사시도.
도 2는 본 발명의 제1 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, 도 1에 도시한 SSFDC 중 각 반도체 메모리 칩을 선택적으로 접속하기 위한 퓨즈절단 후의 접속 패턴을 모식적으로 나타내는 단면도.
도 3은 본 발명의 제1 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, 도 1과 도 2에 도시한 각 반도체 메모리 칩의 접속 플러그 및 퓨즈부를 확대하여 나타내는 단면도.
도 4는 본 발명의 제1 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, 도 3에 도시한 퓨즈부에 관계하는 상기 도 1과 도 2에 도시한 각 반도체 메모리 칩 중 일부의 구체적인 회로 구성을 나타내는 회로도.
도 5는 본 발명의 제2 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, 복수개의 반도체 메모리 칩을 적층한 상태를 나타내는 측면도.
도 6은 4개의 반도체 메모리 칩 사이에서 기억 용량의 할당이 동일한 경우의 예를 나타내는 모식도.
도 7은 4개의 반도체 메모리 칩 사이에서 기억 용량의 할당이 다른 경우의 예를 나타내는 모식도.
도 8은 복수개의 칩 사이에서 리던던시(redundancy)를 행하는 예에 대하여 자세히 설명하기 위한 것으로, 칩의 메모리 셀부 근방의 주요부를 추출하여 나타내는 블록도.
도 9는 복수개의 칩 사이에서 리던던시를 행하는 예에 대하여 자세히 설명하기 위한 것으로, 4개의 칩을 적층하는 경우를 모식적으로 나타내는 블록도.
도 10은 본 발명의 제3 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, 제3 실시예의 개념에 대하여 설명하기 위한 모식도.
도 11은 본 발명의 제3 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, 칩 어드레스의 가산 동작을 실현하기 위한 구체적인 회로 구성을 나타내고 있고, 적층되는 각 EEPROM의 주요부를 추출하여 개략 구성을 나타내는 블록도.
도 12는 도 11에 도시한 회로에서의 입출력 제어 회로의 구체적인 구성예를 나타내는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
11 : SSFDC(Solid-State Floppy Disk Card)
12-1 ∼ 12-4 : NAND형 EEPROM 칩
13-1 ∼ 13-4 : SSFDC의 표면 단자
14-1 ∼ 14-7 : 관통 플러그(Chip Through Plug)
18-1 ∼ 18-7 : 땜납 범프
Vss : 접지 전압
: 제1 칩 선택 신호
: 제2 칩 선택 신호
: 제3 칩 선택 신호
: 제4 칩 선택 신호
CP : 접속 플러그
FP : 퓨즈부 FP
12 : 칩(반도체 기판)
14A : 절연막
14B : 관통 플러그
본 발명의 목적은, 소자가 집적된 반도체 기판과, 상기 반도체 기판을 관통하는 관통 구멍 내에 형성된 접속 플러그와, 상기 접속 플러그와 범프 형성 영역 간에 설치되고, 선택적으로 절단됨으로써 상기 접속 플러그와 범프와의 전기적인 접속과 분리를 행하는 퓨즈부를 갖는 복수개의 반도체 칩을 구비하고, 상기 각 반도체 칩의 접속 플러그를 범프를 개재하여 접속함으로써, 적층하여 실장한 멀티 칩 반도체 장치에 의해서 달성된다.
상기한 바와 같은 구성의 멀티 칩 반도체 장치에 따르면, 동일한 프로세스로 동일 구조의 반도체 칩을 작성하고, 양품 검사를 행한 반도체 칩 중에서부터 각 적층단수에 상당하는 칩의 인식 신호에 대응하는 퓨즈절단을 행하는 것으로, 각 칩의 칩 어드레스의 식별이 가능해진다. 따라서, 각 적층단마다 다른 반도체 칩을 작성하는 경우에 비하여 생산 효율이 높아지고 제조 비용의 저감이 가능해진다.
더구나, 범프를 선택적으로 접속 플러그 상에 형성할 필요가 없어 각 적층단의 칩마다 마스크를 형성하거나 칩의 적층단수마다 범프의 설치 위치를 변경할 필요가 없다. 따라서, 마스크의 교환은 불필요하고 각 적층단마다 각각 장치를 설치할 필요도 없다. 이 결과, 본 발명의 전제가 된 본 발명자 등에 의한 일본국 특허 출원 번호 H10-213880(대응 미국 출원 번호 09/363,031)에 개시한 기술을 개량할 수 있고, 생산 효율의 향상과 제조 비용을 한층 더 삭감할 수 있다.
또한, 반도체 칩이 메모리 칩인 경우에는 반드시 전 비트(전 블록) 동작을 행하지 않은 칩에서도, 동작 가능한 메모리량에 맞춰서 선택적으로 퓨즈절단하고, 적층하는 각 반도체 칩 사이에서 칩 어드레스의 할당을 행하는 것으로, 적층 후의 총 기억 용량을 규정하는 것이 가능하기 때문에 수율을 향상할 수 있다.
특히, 불휘발성의 메모리 칩과 같이 사용 용도에 소형화가 요구되는 장치에서는 효과가 높고 적합하다.
또한, 본 발명의 목적은 각각 반도체 기판을 관통하는 관통 구멍 내에 설치된 접속 플러그와, 이 접속 플러그와 범프 형성 영역 간에 개재되며 선택적으로 절단됨으로써 어드레스의 할당을 지정하는 퓨즈부를 구비하고, 서로 실질적으로 동일 구조의 복수개의 반도체 메모리 칩과, 상기 각 반도체 메모리 칩의 상기 접속 플러그를, 실질적으로 동일 패턴으로 접속하는 범프와, 상기 복수개의 반도체 메모리 칩을 적층한 상태에서 밀봉하는 카드형 패키지와, 상기 카드형 패키지에 설치되고, 상기 접속 플러그, 상기 퓨즈부 및 상기 범프를 각각 통하여 상기 각 반도체 메모리 칩과의 신호의 교환을 행하기 위한 단자를 포함하는 메모리 카드에 의해서 달성된다.
상기한 바와 같은 구성의 메모리 카드에 따르면, 상술한 멀티 칩 반도체 장치의 이점을 전부 포함한 메모리 카드를 형성할 수 있다.
<발명의 실시예>
본 발명은, 전술한 본 발명자 등에 의한 일본국 특허 출원 번호 H10-213880 (대응 미국 출원 번호 09/363,031, 2001년 1월 17일부로 허가)에 개시한 기술을 전제로 하고 이것에 개량을 더한 것이다.
[제1 실시예]
도 1 내지 도 4는 각각, 본 발명의 제1 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 설명하기 위한 것으로, 도 1은 SSFDC(메모리 카드)의 카드형 패키지를 투시하여 내부 구조를 개략적으로 나타내는 사시도, 도 2는 상기 도 1에 도시한 SSFDC 중 각 반도체 메모리 칩을 선택적으로 접속하기 위한 퓨즈절단 후의 접속 패턴을 모식적으로 나타내는 단면도, 도 3는 상기 도 1과 도 2에 도시한 각 반도체 메모리 칩의 접속 플러그 및 퓨즈부를 확대하여 나타내는 단면도, 도 4는 상기 도 3에 도시한 퓨즈부에 관계하는 상기 도 1과 도 2에 도시한 각 반도체 메모리 칩 중 일부의 구체적인 회로 구성을 나타내는 회로도이다.
도 1에 도시한 바와 같이, 이 SSFDC(Solid-State Floppy Disk Card ; 11)에는 4개의 반도체 메모리 칩, 예를 들면 NAND형 EEPROM 칩(12-1 ∼ 12-4)을 적층한 상태에서 탑재하고 있다. 각 칩(12-1 ∼ 12-4)은 각각 동일 구조이다. NAND형 EEPROM의 전원 전압, 제어 신호, 어드레스 및 입력 데이터 등이 SSFDC(11)의 표면 단자(13-1 ∼ 13-4; 일부를 나타낸다)를 통해, 각 NAND형 EEPROM 칩(12-1 ∼ 12-4) 내에 입력되고 또한 출력 데이터 등이 SSFDC(11)의 외부에 출력되도록 되어 있다.
도 2에 도시한 바와 같이, 각 칩(12-1 ∼ 12-4)에는 각각 관통 플러그(접속 플러그; 14-1 ∼ 14-7)가 형성되어 있고, 각 칩(12-1 ∼ 12-4)의 대응하는 위치의 관통 플러그(14-1 ∼ 14-7)가 인접하는 칩 사이에서 각각 땜납 범프(18-1 ∼ 18-7)를 개재하여 전기적으로 공통 접속되어 있다. 즉, 땜납 범프(18-1 ∼ 18-7)는 각 칩(12-1 ∼ 12-4) 사이에서 동일한 패턴으로 되어 있다.
또한, 상기 SSFDC(11)의 표면 단자(13-1 ∼ 13-4)에 접속되는 단자(일부; 13a ∼ 13e)에는 각각, 접지 전압 Vss, 제1 칩 선택 신호, 제2 칩 선택 신호, 제3 칩 선택 신호및 제4 칩 선택 신호가 공급되어 있다.
상기 각 칩(12-1 ∼ 12-4)에는 각각 도 3에 도시한 바와 같이, 접속 플러그 CP와 퓨즈부 FP가 형성되어 있다. 접속 플러그 CP는 칩(반도체 기판; 12)에서의 관통 구멍의 측벽에 형성된 절연막(14A)과, 이 관통 구멍 내에 매립 형성되고 상기 절연막(14A)에 의해서 반도체 기판(12)과 전기적으로 분리된 도전성의 관통 플러그(관통 플러그; 14B)로 구성되어 있다.
상기 퓨즈부 FP는 상기 접속 플러그 CP와 땜납 범프(18) 간의 절연막(15) 중에 설치되어 있고, 이 퓨즈부 FP는 땜납 범프(18)가 형성되는 패드(16), 퓨즈(20), 상기 패드(16)와 상기 관통 플러그(14)를 상기 퓨즈(20)를 통하여 전기적으로 접속하는 배선(17) 등으로 형성되어 있다. 그리고, 상기 퓨즈(20)를 절단할지의 여부에 따라 관통 플러그(14)와 땜납 범프(18)와의 전기적인 접속을 행하는지의 여부, 즉 적층된 칩 중 하층에 위치하는 칩으로부터 상층에 위치하는 칩에 신호를 전달할지의 여부가 제어된다.
도 2에서는 이 퓨즈절단에 의해 관통 플러그(14)와 땜납 범프(18)와의 전기적인 접속이 차단된 부분의 관통 플러그를 ×표시를 붙여서 모식적으로 나타내고 있다. 즉, 칩(12-4)에서는∼, 신호 단자 A, B, C에 대응하는 위치의 퓨즈(20)가 절단되고 있고, 칩(12-3)에서는,, 신호 단자 B, C에 대응하는 퓨즈(20)가 절단되어 있고, 칩(12-2)에서는, 신호 단자 C에 대응하는 위치의 퓨즈(20)가 절단되어 있다.
이에 따라, 반도체 칩(12-1)에는 신호 A, B, C로서 접지 전압 Vss, 칩 선택 신호로서,,,가 공급된다. 반도체 칩(12-2)에는 신호 A, B로서 접지 전압 Vss, 칩 선택 신호로서,,가 공급된다. 또한, 반도체 칩(12-3)에는 신호 A로서 접지 전압 Vss, 칩 선택 신호로서,가 공급된다. 또한, 반도체 칩(12-4)에는 신호 A, B, C는 모두 공급되지 않고, 칩 선택 신호로서가 공급된다.
도 4에 도시하는 회로는 신호 A, B, C,,,,에 의해서 반도체 메모리 칩(12-1 ∼ 12-4) 중 어느 하나가 선택되었는지를 검지하고, 선택된 칩을 활성화하는 옵셔널 회로이다. 이 옵셔널 회로는 퓨즈(20-1 ∼ 20-3)[도 3의 퓨즈(20)에 대응한다], 저항(21-1 ∼ 21-3), 인버터 회로(22-1 ∼ 22-15), 3입력NAND 회로(23-1 ∼ 23-4), 2입력 NAND 회로(24-1 ∼ 24-4) 및 4입력 NOR 회로(25)로 구성되고, 전원 전압(Vcc)과 접지 전압(Vss) 사이의 전압에서 동작한다.
신호 A, B, C가 공급되는 패드(16-1, 16-2, 16-3)(도 2의 관통 플러그(14-1, 14-2, 14-3) 상에 위치하는 패드(16)에 대응한다)와 접지점 Vss 간에는 각각 퓨즈(20-1, 20-2, 20-3)가 설치되어 있다. 퓨즈를 절단하지 않는 경우에는 접지 전압 Vss가 인가되며, 절단한 경우에는 오픈 상태이다. 상기 각 패드(16-1, 16-2, 16-3)와 전원 전압 Vcc 간에는 각각 고저항치의 저항(21-1, 21-2, 21-3)이 접속되어 있다. 또한, 상기 각 패드(16-1, 16-2, 16-3)에는 각각 인버터 회로(22-1, 22-2, 22-3)의 입력단이 접속되고, 이들 인버터 회로(22-1, 22-2, 22-3)의 출력단은 NAND 회로(23-1)의 입력단에 접속된다. 상기 각 패드(16-1, 16-2)에는 각각, 인버터 회로(22-4, 22-5)의 입력단이 접속되며, 이들 인버터 회로(22-4, 22-5)의 출력단과 상기 패드(16-3)가 NAND 회로(23-2)의 입력단에 접속된다. 상기 패드(16-1)에는 인버터 회로(22-6)의 입력단이 접속되며 이 인버터 회로(22-6)의 출력단과 상기 패드(16-2, 16-3)가 NAND 회로(23-3)의 입력단에 접속된다. 또한, 상기 패드(16-1, 16-2, 16-3)는 NAND 회로(23-4)의 입력단에 접속된다.
상기 NAND 회로(23-1)의 출력단에는 인버터 회로(22-7)의 입력단이 접속되고, 이 인버터 회로(22-7)의 출력단이 NAND 회로(24-1)의 한쪽 입력단에 접속된다. 상기 NAND 회로(24-1)의 다른쪽 입력단에는 칩 선택 신호이 입력되는 패드(16-4)가 접속된다. 또한, 상기 NAND 회로(23-2)의 출력단에는 인버터회로(22-8)의 입력단이 접속되고, 이 인버터 회로(22-8)의 출력단이 NAND 회로(24-2)의 한쪽 입력단에 접속된다. 상기 NAND 회로(24-2)의 다른쪽 입력단에는 칩 선택 신호가 입력되는 패드(16-5)가 접속된다. 마찬가지로, 상기 NAND 회로(23-3)의 출력단에는 인버터 회로(22-9)의 입력단이 접속되고, 이 인버터 회로(22-9)의 출력단이 NAND 회로(24-3)의 한쪽 입력단에 접속된다. 상기 NAND 회로(24-3)의 다른쪽 입력단에는 칩 선택 신호이 입력되는 패드(16-6)가 접속된다. 또한, 상기 NAND 회로(23-4)의 출력단에는 인버터 회로(22-10)의 입력단이 접속되고, 이 인버터 회로(22-10)의 출력단이 NAND 회로(24-4)의 한쪽 입력단에 접속된다. 상기 NAND 회로(24-4)의 다른쪽 입력단에는 칩 선택 신호가 입력되는 패드(16-7)가 접속된다.
상기 각 NAND 회로(24-1 ∼ 24-4)의 출력단에는 인버터 회로(22-11 ∼ 22-14)의 입력단이 접속되며, 이들 인버터 회로(22-11 ∼ 22-14)의 출력단은 각각 NOR 회로(25)의 입력단에 접속된다. 그리고, 이 NOR 회로(25)의 출력단에 인버터 회로(22-15)의 입력단이 접속되고, 이 인버터 회로(22-15)의 출력단으로부터 칩 선택 신호를 얻게 되어 있다.
여기서, 상기 인버터 회로(22-11)의 논리 출력은···, 상기 인버터 회로(22-12)의 논리 출력은···, 상기 인버터 회로(22-13)의 논리 출력은···, 상기 인버터 회로(22-14)의 논리 출력은···이다.
또, 상기 저항(21-1 ∼ 21-3)으로서는 채널폭 W가 작고, 채널 길이 L이 긴 MOS 트랜지스터를 이용하면 된다. 혹은 복수 개의 MOS 트랜지스터의 전류 통로를 직렬 접속하여 구성하면 된다. 그 이유는 땜납 범프(18-1 ∼ 18-3)를 통해 접지할 때, 전원 전압 Vcc로부터 접지 전압 Vss로 정상적으로 흐르는 관통 전류를 저감할 수 있기 때문이다. 그래서, 예를 들면 상기 저항(21-1 ∼ 21-3)으로서, 각각 전류 통로를 직렬 접속한 5개의 P 채널형 MOS 트랜지스터를 이용하여, 그 게이트를 접지하여 이용한다.
도 4의 회로에 따르면, 퓨즈(20-1, 20-2, 20-3)가 절단되어 있지 않고 신호 A, B, C가 전부 접지 전압 Vss의 칩, 즉 도 2의 칩(12-1)은 제1 칩 선택 신호로 제어되어 활성화된다. 또한, 퓨즈(20-1, 20-2)가 절단되어 있지 않고 신호 A, B가 모두 접지 전압 Vss 또한 퓨즈(20-3)가 절단되어 신호 C가 전원 전압 Vcc의 칩, 즉 도 2의 칩(12-2)은 제2 칩 선택 신호로 제어되어 활성화된다. 퓨즈(20-1)가 절단되어 있지 않고 신호 A가 접지 전위 Vss, 또한 퓨즈(20-2, 20-3)가 절단되어 신호 B, C가 모두 전원 전압 Vcc의 칩, 즉 도 2의 칩(12-3)은 제3 칩 선택 신호으로 제어되어 활성화된다. 또한, 퓨즈(20-1, 20-2, 20-3)가 절단되어 신호 A, B, C가 전부 전원 전압 Vcc의 칩, 즉 도 2의 칩(12-4)은 제4 칩 선택 신호로 제어되어 활성화된다. 이와 같이 아래 표 1에 나타낸다.
A B D 칩
Vss(0) Vss(0) Vss(0) 칩 12-1
Vss(0) Vss(0) Vcc(1) 칩 12-2
Vss(0) Vcc(1) Vcc(1) 칩 12-3
Vcc(1) Vcc(1) Vcc(1) 칩 12-4
표 1에서, Vss(0)은 퓨즈(20-1 ∼ 20-3)가 절단되어 있지 않고, 대응하는 패드(16-1 ∼ 16-3) 중 어느 하나가 접지되어 있는 경우를 나타내고 있다. 또한, Vcc (1)는 퓨즈(20-1 ∼ 20-3)가 절단되어, 패드(16-1 ∼ 16-3) 중 어느 하나가 고저항치의 저항(21-1 ∼ 21-3)을 통해 전원 전압 Vcc에서 바이어스되어 있는 상태를 나타내고 있다. 퓨즈(20-1 ∼ 20-3)를 전부 절단했을 때는, 이들의 패드는 저항(21-1 ∼ 21-3)을 통해 전원 전압 Vcc에서 바이어스된다. 따라서, 퓨즈부가 절단되는지의 여부에 따라서 신호 A, B, C의 레벨을 설정할 수 있고, 퓨즈부를 절단하는지의 여부에 따라서 반도체 메모리 칩(12-1 ∼ 12-4)을 자유롭게 선택할 수 있다.
또, 적층하는 반도체 메모리 칩의 수를 n으로 할 때, 관통 플러그는 적어도 (n-1)개 설치하면 n개의 반도체 메모리 칩 간의 칩 어드레스의 배당을 행할 수 있다.
상기한 바와 같은 구성에 따르면, 동일 구조의 복수개의 반도체 메모리 칩을 적층하여 카드형 패키지에 탑재하기 때문에, 다른 구조의 반도체 메모리 칩을 복수 종류 제조할 필요가 없고, 모든 반도체 메모리 칩에 대하여 동일 테스트를 행할 수 있어, 적층하는 순서도 고려할 필요가 없기 때문에 제조 비용을 저감할 수 있다.
또한, 범프를 선택적으로 플러그에 접속할 필요가 없고, 적층하는 반도체 메모리 칩에 설치한 퓨즈부를 절단하는지의 여부에 따라, 복수개의 반도체 메모리 칩 간의 칩 어드레스의 배당을 지정할 수 있다. 땜납 도금법으로 범프를 형성하는 경우에 칩마다 마스크를 형성할 필요가 없다. 또한, 전사 범프 방식과 같이 칩 일괄로 범프 형성을 행하는 경우에 범프 형성 시에 마스크의 교환이 필요해지고, 각 적층단마다 각각 장치를 설치할 필요도 없다. 웨이퍼 상에서 도금을 행하여 범프를 형성하는 경우와 같이, 웨이퍼 일괄로 범프 형성하는 경우에도 각 적층단마다 범프 위치가 다른 형성을 할 필요가 없다. 이 결과, 생산 효율의 향상과 제조 비용을 한층 더 삭감할 수 있다.
또한, 복수개의 반도체 메모리 칩을 적층하여 탑재하기 때문에, 카드의 평면 면적이 작고 또한 땜납 범프 등의 금속 범프를 개재하여 복수개의 반도체 메모리 칩을 적층하기 때문에 두께가 얇은 메모리 카드가 얻어진다.
[제2 실시예]
이 제2 실시예는, 적층한 복수개의 반도체 메모리 칩 전체에서 리던던시를 행하는 것이다. 이러한 멀티 칩 반도체 장치 및 메모리 카드의 리던던시 기술에 대하여 도 5 내지 도 9에 의해 설명한다.
우선, 형성한 반도체 메모리 칩의 평가를 행하고, 불량 셀 또는 불량 블록이 존재하는 경우에는 리던던시 퓨즈 등을 퓨즈절단하여 스페어 셀이나 스페어 블록으로 치환하고, 기억 용량을 동일하게 한다. 그리고, 상기 제1 실시예에서 설명한 바와 같이, 각 칩(12-1 ∼ 12-4)의 적층단수에 따라서 관통 플러그와 땜납 범프 간에 개재된 퓨즈를 선택적으로 절단하고, 적층단수에 따른 접속 패턴으로 한다. 그 후, 도 5에 도시한 바와 같이, 동일 구성의 반도체 메모리 칩(12-1 ∼ 12-4)을 땜납 범프(8-1, 8-2, …)를 개재하여 실장 기판(19) 상에 적층하여 실장한다.
이 경우에는, 통상은 도 6에 도시한 바와 같이, 기억 용량의 할당은, 각 칩(12-1 ∼ 12-4) 사이에서 전부 동등하며, 적층한 칩(12-1 ∼ 12-4)이 리던던시 후에 예를 들면 256M비트의 용량을 갖는 것이면, 적층 후에 1G 비트의 기억 용량의 메모리가 되고, 각각의 칩(12-1 ∼ 12-4)은 25%씩의 기억 용량이다.
본 실시예에서는 칩 평가와 퓨즈절단을 행하여 불량 셀이나 불량 블록의 구제를 행할 때, 4개의 칩(12-1 ∼ 12-4) 사이에서 메모리 어드레스의 할당을 서로 융통하고, 디바이스 전체로서 1G비트의 메모리로서 이용할 수 있도록 메모리 어드레스의 할당을 행한다.
즉, 도 7에 도시한 바와 같이, 예를 들면 칩(12-1)의 동작 가능한 기억 용량이, 300M 비트인 경우에는 그 모두를 동작시키도록 퓨즈절단 등의 수법으로 회로 수정을 행하고 모두 어드레스를 할당한다. 이것에 의해서, 칩(12-1)의 기억 용량은 1G 비트 중 거의 30%가 된다. 또한, 칩(12-2)이 동작 가능한 기억 용량이 212M비트로 되어 있는 경우에는 1G 비트 중 약 20%가 이용 가능하다.
칩(12-3, 12-4)도 마찬가지로 함으로써(도 7에서는 256M 비트인 경우를 나타낸다), 단일 칩에서는 불량이 지나치게 많아 본래 불량품으로서 파기하지 않을 수 없는 칩(12-2)을 이용할 수 있다. 또한, 복수개의 칩 사이에서 리던던시용 메모리 셀 블록을 공용으로 할 수 있기 때문에, 리던던시용 메모리 셀 블록이 적더라도 끝나서 이들을 적극적으로 이용함으로써 4개의 칩을 이용하여 1G 비트 이상의 대용량의 메모리를 실현할 수 있다.
다음에, 상기 4개의 칩(12-1 ∼ 12-4) 전체에 리던던시를 행하는 예에 대하여 도 8 및 도 9에 의해 자세히 설명한다. 도 8에 도시한 바와 같이, 각 칩(12)에는 메모리 셀 어레이 MCA와 로우 디코더 RD가 설치되어 있고, 메모리 셀 어레이 MCA는 m개의 메모리 셀 블록 BA1 ∼ BAm으로 구성되고, 이들 각 메모리 셀 블록 BA1 ∼ BAm에 대응하여 로우 디코더부 RD1 ∼ RDm이 설치되어 있다. 각 로우 디코더부 RD1 ∼ RDm에는 리던던시용 퓨즈가 설치되어 있고, 어드레스 버스 AB를 통해 입력된 로우 어드레스가 불량 어드레스와 일치하고 있을 때에는 퓨즈 절단에 의해 회로 수정을 행하고, 대응하는 메모리 셀 블록을 비선택으로 하고, 리던던시용 메모리 블록으로 치환하여 선택하도록 되어 있다.
도 9에 도시한 바와 같은 구성에 있어서, 칩(12-1)의 메모리 셀 블록 BA4 ∼ BAm이 불량인 경우, 통상의 리던던시 기술로서는 불량이 지나치게 많아 구제할 수 없고 이 칩(12-1)은 불량품으로서 파기하지 않을 수 없다. 그러나, 본 실시예에서는 다른 칩(12-1 ∼ 12-3)의 리던던시 블록을 포함하는 모든 블록의 어드레스 BB1 ∼ BBm, BC1 ∼ BCm, BD1 ∼ BDm을 상기 불량 블록 BA4 ∼ BAm의 어드레스로서 할당하고, 어드레스 BA1 ∼ BA3, BB1 ∼ BBm, BC1 ∼ BCm 및 BD1 ∼ BDm을 각각 1 ∼ (3+m+m+m) 블록의 기억 용량의 멀티 칩 반도체 장치 혹은 메모리 카드로서 구제가 가능하게 된다.
동작 가능한 기억 용량이 적고 본래 불량품으로서 파기되는 칩에서도 이용하는 것이 가능하기 때문에, 수율의 향상을 도모할 수 있다.
또, 상술한 제2 실시예에서는 4개의 반도체 메모리 칩을 적층하는 경우를 예로 들어 설명하였지만, 적층하는 칩의 수가 많은 경우에는 이 개념을 메모리 셀 블록으로부터 칩으로 확장하여 리던던시를 행할 수도 있다. 즉, 스페어의 칩을 적층해두고, 불량이 발생한 칩을 스페어의 칩으로 치환하여 이용하도록 해도 된다. 특히, 반도체 메모리의 대용량화에 따라 테스트 시간의 장대화가 문제가 되며, 각 칩을 모든 테스트가 종료하고나서 실장하는 것은 아니고, 일부 테스트 종료 후에 실장하고 그대로 출하한다. 혹은 실장 후에 더욱 테스트를 행하여 칩에 불량이 있었을 때에는 이 불량 칩을 액세스 금지로 하고 상기 스페어 칩을 활성화한다. 그대로 출하한 경우에는 사용자가 불량 칩 대신에 스페어 칩을 선택할 수 있도록 하면 된다.
상기 칩 어드레스의 전환에는, 예를 들면 칩이 탑재되는 실장 기판 상의 배선을 전환하는, 적층되는 칩의 최상층에 스페어 칩을 설치하고, 이 스페어 칩 내에 설치한 퓨즈를 절단하는지의 여부에 따라 칩 어드레스를 전환하거나 혹은 칩 어드레스 핀으로부터 입력되는 칩 어드레스를 외부 입력 등에 의해 전환하는 등의 방법이 생각된다.
[제3 실시예]
다음에, 본 발명의 제3 실시예에 따른 멀티 칩 반도체 장치 및 메모리 카드에 대하여 도 10 내지 도 12에 의해 설명한다. 상기 제1 및 제2 실시예에서는 퓨즈를 절단하는지의 여부에 따라서 칩 적층단수를 지정하는 경우에 대하여 설명하였지만, 이 제3 실시예에서는 칩 어드레스가 적층단수에 따라서 순차 가산(감산 등의 다른 연산 처리라도 좋다)되도록 하고, 이 칩 어드레스를 인식하여 반도체 메모리 칩 자신이 자신의 칩 적층단수를 인식하도록 하고 있다.
도 10에 도시한 바와 같이, 각 반도체 메모리 칩(12)의 관통 플러그(14)에 입력된 칩 어드레스 AI0 ∼ AI4는 이 칩(12)의 내부에 형성된 적층단수 인식 회로에서 가산되어 땜납 범프(18)로부터 다음단으로의 칩 어드레스 AO0 ∼ AO4로서 출력되도록 되어 있다.
입력된 칩 어드레스 AI0 ∼ AI4와, 출력되는 칩 어드레스 AO0 ∼ AO4와의 관계를 이진수 표기로 아래와 같이 설정해 둠으로써, 적층단수가 늘 때마다 출력되는 칩 어드레스 AO0 ∼ AO4가 변화하기 때문에, 이 신호를 칩(12) 내에 받아들여서 적층단수 인식 회로에서 인식한다. 이것에 의해서, 퓨즈절단을 이용하지 않고 칩 자신의 적층단수를 자기인식하는 것이 가능해진다.AO0 = AI0 + 1AO1 = AI1 + AI0AO2 = AI2 + AI1AO3 = AI3 + AI2AO4 = AI4 + AI3
또, 상기 도 10에 도시한 칩(12)에는 다른 신호용 범프와 플러그가 형성되어 있지만, 설명을 간단하게 하기 위해서 생략하고 있다.
도 11과 도 12는 각각, 상술한 바와 같은 칩 어드레스의 가산 동작을 실현하기 위한 구체적인 회로 구성에 대하여 설명하기 위한 것으로, 도 11은 EEPROM의 개략 구성을 나타내는 블록도, 도 12는 상기 도 11에 도시한 회로에서의 입출력 제어 회로의 구성예를 나타내는 회로도이다.
이 EEPROM은, 메모리 셀 어레이(30), 감지 증폭기(31), 데이터 레지스터(32), 컬럼 디코더(33), 컬럼 어드레스 버퍼(34), 로우 디코더(35), 로우 어드레스 버퍼(36), 제어 회로(37), 커맨드 레지스터(38), 어드레스 레지스터(39), 스테이터스 레지스터(40), 고전압 발생 회로(41), 동작 논리 제어 회로(42), 입출력 제어 회로(43) 및 디바이스의 레디/비지(Ready/Busy) 상태를 지시하는 레지스터 (44) 등을 구비하고 있다.
상기 메모리 셀 어레이(30)는 복수개의 블록으로 분할되어 있고, 각 블록 중에 메모리 셀이 매트릭스 배열되어 있다. 메모리 셀 어레이(30) 중 메모리 셀의 행은 로우 디코더(35)에 의해서 선택되며, 메모리 셀의 열은 컬럼 디코더(33)에 의해서 지정된다. 상기 로우 디코더(35)와 컬럼 디코더(33)에 따라서 선택된 메모리 셀의 데이터는 감지 증폭기(31)에 공급되어 감지 및 증폭되어, 데이터 레지스터(32)에 공급되어 래치되고, 데이터 레지스터(32)로부터 입출력 제어 회로(43)를 통해 판독된다.
한편, 상기 입출력 제어 회로(43)에 입력된 기입 데이터는, 데이터 레지스터(32)에 공급되어 래치된다. 이 데이터 레지스터(32)에 래치된 데이터는 감지 증폭기(31)를 통하여 상기 로우 디코더(35)와 컬럼 디코더(33)에서 선택된 메모리 셀에 기입된다.
어드레스 신호는 어드레스 레지스터(39)를 통해 로우 어드레스 버퍼(36)와 컬럼 어드레스 버퍼(34)에 공급된다. 그리고, 로우 어드레스 버퍼(36)에 공급된 로우 어드레스가 로우 디코더(35)에 공급되어 디코드되고, 컬럼 어드레스 버퍼(34)에 공급된 컬럼 어드레스가 컬럼 디코더(33)에 의해서 디코드된다.
상기 동작 논리 제어 회로(42)에는 각종 제어 신호(칩 제어 신호, 커맨드 래치 인에이블 신호 CLE, 어드레스 래치 인에이블 신호 ALE, 기록 인에이블 신호, 판독 인에이블 신호 RE, 라이트 프로텍트 신호등)가 입력되고, 제어 회로(37) 및 입출력 제어 회로(43)에 각각 제어 신호를 공급한다.
상기 입출력 제어 회로(43)에는 입출력 핀 I/O1 ∼ I/Om으로부터 어드레스 신호, 데이터 및 커맨드 등이 입력되au, 어드레스 신호는 어드레스 레지스터(39)에, 데이터는 데이터 레지스터(32)에, 커맨드는 커맨드 레지스터(38)에 각각 공급된다. 또한, 이 입출력 제어 회로(43)에는 칩 어드레스 핀으로부터 칩 어드레스가 공급되고, 이 칩 어드레스를 인식하여 반도체 메모리 칩 자신이 자기의 칩 적층단수를 인식하도록 되어 있다. 그리고, 이 칩 어드레스를 가산한 신호가 다음단(상단)에 적층된 칩의 어드레스 핀으로 공급된다.
상기 커맨드 레지스터(38)에 공급된 커맨드는 제어 회로(37)에 공급되며, 이 제어 회로(37)에 의해서 감지 증폭기(31), 데이터 레지스터(32), 컬럼 디코더(33), 로우 디코더(35), 스테이터스 레지스터(40), 고전압 발생 회로(41) 및 디바이스의 레디/비지 상태를 지시하는 레지스터(44) 등이 제어된다.
상기 스테이터스 레지스터(40)는 상기 제어 회로(37)로부터 공급된 신호에 기초하여 입출력 제어 회로(43)를 제어한다.
상기 고전압 발생 회로(41)는 전원 전압을 레벨 시프트(승압)하여 상기 로우 디코더(35), 메모리 셀 어레이(30) 및 감지 증폭기(31) 등에 기입용 고전압을 공급한다.
또한, 상기 레지스터(44)는 제어 회로(37)의 출력 신호에 기초하여, 해당 칩의 레디/비지 상태를 지시하기 위한 것으로, 이 레지스터(44)에 래치되어 있는 데이터에 기초하여 트랜지스터(45)를 온/오프 제어함으로써, 신호 R/()를 출력하도록 되어 있다.
도 12는 상기 도 11에 도시한 회로에서의 입출력 제어 회로(43)의 구성예를 나타내고 있다. 이 회로(43)는 종래와 마찬가지로 회로 구성된 입출력 제어 회로(51), 적층단수 인식 회로(52) 및 일치 검출 회로(53)로 구성되어 있다. 상기 적층단수 인식 회로(52)는, 예를 들면 적산 회로(카운터)로 구성되어 있고, 칩 어드레스 핀으로부터 입력된 칩 어드레스 AI0 ∼ AI4를 상술한 바와 같이 가산하여 칩 어드레스 AO0 ∼ AO4를 생성하고, 적층단수 인식 회로(52)에 공급함과 함께, 다음단의 칩 어드레스 핀으로 공급한다.
그리고, 상기 일치 검출 회로(53)로 I/O핀으로부터 입력되는 칩 어드레스와, 상기 적층단수 인식 회로(52)로 생성한 칩 어드레스의 일치가 검출되면, 이 일치 검출 회로(53)의 출력 신호가 동작 논리 제어 회로(42) 또는 제어 회로(37)에 공급되고 해당 칩이 동작 가능해진다.
즉, 예를 들면 일치 검출 회로(53)의 출력 신호로 동작 논리 제어 회로(42)를 제어하는 경우에는, 일치 검출 회로(53)로 칩 어드레스의 일치가 검출되지 않으면, 동작 논리 제어 회로(42)로의 각 종 제어 신호를 받아들이는 것이 금지되어 해당 칩은 동작하지 않는다. 반면에, 일치 검출 회로(53)에서 칩 어드레스 일치가 검출되면, 동작 논리 제어 회로(42)로의 각 종 제어 신호를 받아들이는 것이 행해지고, 이들 제어 신호에 따른 동작이 행해진다.
한편, 일치 검출 회로(53)의 출력 신호로 제어 회로(37)를 제어하는 경우에는, 일치 검출 회로(53)에서 칩 어드레스의 일치가 검출되지 않으면, 이 제어 회로(37)에 의한 감지 증폭기(31), 데이터 레지스터(32), 컬럼 디코더(33), 로우 디코더(35), 스테이터스 레지스터(40), 고전압 발생 회로(41) 및 디바이스의 레디/비지 상태를 지시하는 레지스터(44) 등의 동작이 정지되어, 해당 칩은 실질적으로 동작하지 않는다. 반면에, 일치 검출 회로(53)에서 칩 어드레스 일치가 검출되면, 이 제어 회로(37)에 의한 감지 증폭기(31), 데이터 레지스터(32), 컬럼 디코더(33), 로우 디코더(35), 스테이터스 레지스터(40), 고전압 발생 회로(41) 및 레지스터(44) 등의 동작이 제어되어 통상 동작이 행해진다.
이러한 구성에 따르면, 적층단수의 인식에 퓨즈절단을 이용할 필요가 있어 동일 구성의 복수의 칩을 적층해가면 되며, 적층단마다 칩을 분류할 필요도 없고, 퓨즈절단 공정과 분류의 공정이 불필요해진다. 이에 의해서, 제조 공정을 단축하고 생산 효율의 향상과 제조 비용의 추가적인 삭감이 가능해진다.
또, 본 발명은 상술한 제1 내지 제3 실시예에 한정되지 않고, 요지를 일탈하지 않는 범위에서 여러가지 변형 혹은 변경하여 실시하는 것이 가능하다. 예를 들면, 상기 제1 및 제2 실시예에서 이용한 퓨즈로서는, 단순한 퓨즈가 아니라, 안티 퓨즈나 일렉트릭 안티 퓨즈 등 중 어느 하나를 이용해도 되는 것은 물론이다. 또한, 상기 제3 실시예에서는 입력되는 칩 어드레스와 출력되는 칩 어드레스와의 관계가 이진수 가산인 경우를 예로 들어 설명하였지만, 반드시 가산 방법을 취할 필요는 없고, 적층단수마다 출력이 다른 신호가 얻어지는 회로를 칩 내에 설치하면 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 생산 효율의 향상과 제조 비용의 저감을 도모할 수 있는 멀티 칩 반도체 장치 및 메모리 카드가 얻어진다.

Claims (26)

  1. 멀티 칩 반도체 장치에 있어서,
    복수개의 반도체 칩을 포함하고,
    상기 복수개의 반도체 칩 각각은,
    소자가 집적된 반도체 기판과,
    상기 반도체 기판을 관통하는 관통 구멍 내에 형성된 접속 플러그와,
    상기 접속 플러그와 범프 형성 영역 간에 설치되고, 선택적으로 절단됨으로써 상기 접속 플러그와 범프와의 전기적인 접속과 분리를 행하는 퓨즈부를 포함하며,
    상기 각 반도체 칩의 접속 플러그를 범프를 개재하여 접속함으로써, 상기 복수개의 반도체 칩이 적층하여 실장되는 멀티 칩 반도체 장치.
  2. 제1항에 있어서,
    상기 접속 플러그는
    상기 반도체 기판에서의 관통 구멍의 측벽에 형성된 제1 절연막과,
    상기 관통 구멍 내에 매립 형성되고, 상기 제1 절연막에 의해서 상기 반도체 기판과 전기적으로 분리된 도전성의 관통 플러그를 포함하여 구성되고,
    상기 퓨즈부는
    상기 반도체 기판 상에 형성된 제2 절연막과,
    상기 제2 절연막 상의 상기 접속 플러그에 대응하는 위치에 형성되고, 범프가 형성되는 패드와,
    상기 제2 절연막 중에 형성되는 퓨즈와,
    상기 패드와 상기 관통 플러그를 상기 퓨즈를 개재하여 전기적으로 접속하는 배선을 포함하여 구성되는 멀티 칩 반도체 장치.
  3. 제1항에 있어서,
    상기 퓨즈부의 선택적인 절단에 의해서, 상기 각 반도체 칩의 칩 어드레스의 배당이 지정되는 멀티 칩 반도체 장치.
  4. 제1항에 있어서,
    적층하는 상기 반도체 칩의 수를 n(n은 2 이상의 정수)으로 할 때, 각각의 상기 반도체 칩에는 적어도 (n-1)개의 상기 접속 플러그가 설치되고, 상기 접속 플러그 각각에 상기 퓨즈부가 설치되는 멀티 칩 반도체 장치.
  5. 제1항에 있어서,
    적층하는 반도체 칩의 수를 n(n은 2 이상의 정수)으로 할 때, 각각의 상기 반도체 칩에는 (n-1)개의 제1 접속 플러그와, n개의 제2 접속 플러그가 설치되고, 상기 제1 접속 플러그 각각에 상기 퓨즈부가 설치되는 멀티 칩 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 반도체 칩 중에 각각 설치되고, 상기 퓨즈부가 절단되었는지의 여부에 따라 상기 반도체 칩 중 어느 하나가 선택되었는지를 검지하고, 선택된 반도체 칩을 활성화하는 옵셔널 회로를 더 포함하는 멀티 칩 반도체 장치.
  7. 제6항에 있어서,
    상기 옵셔널 회로는 상기 각 퓨즈부가 절단되었는지의 여부에 따라서 상기 (n-1)개의 제1 접속 플러그에 공급되는 신호와, 상기 n개의 제2 접속 플러그를 경유하여 입력되는 제1 내지 제n 칩 인에이블 신호에 기초하여, 해당 옵셔널 회로가 형성되어 있는 반도체 칩이 선택되었는지의 여부를 판정하고, 선택되었다고 판정하였을 경우에 상기 옵셔널 회로가 형성되어 있는 반도체 칩을 활성화하는 멀티 칩 반도체 장치.
  8. 제1항에 있어서,
    상기 각 반도체 칩은 각각 불휘발성 메모리 칩인 멀티 칩 반도체 장치.
  9. 제8항에 있어서,
    상기 적층하여 실장한 복수개의 불휘발성 메모리 칩은 각각 리던던시용 메모리 셀 블록을 공용으로 하는 멀티 칩 반도체 장치.
  10. 제8항에 있어서,
    상기 적층하여 실장한 복수개의 불휘발성의 메모리 칩으로 메모리 어드레스의 할당을 서로 융통하고 복수개의 불휘발성 메모리 칩으로 메모리 어드레스의 할당을 행하는 멀티 칩 반도체 장치.
  11. 메모리 카드에 있어서,
    각각 반도체 기판을 관통하는 관통 구멍 내에 설치된 접속 플러그와,
    상기 접속 플러그와 범프 형성 영역 간에 개재되며, 선택적으로 절단됨으로써 어드레스의 배당을 지정하는 퓨즈부를 포함하는 서로 실질적으로 동일 구조의 복수개의 반도체 메모리 칩과,
    상기 각 반도체 메모리 칩의 상기 접속 플러그를 실질적으로 동일 패턴으로 접속하는 범프와,
    상기 복수개의 반도체 메모리 칩을 적층한 상태에서 밀봉하는 카드형 패키지와,
    상기 카드형 패키지에 설치되고, 상기 접속 플러그, 상기 퓨즈부 및 상기 범프를 각각 통하여 상기 각 반도체 메모리 칩과의 신호의 교환을 행하기 위한 단자를 포함하는 메모리 카드.
  12. 제11항에 있어서,
    상기 접속 플러그는
    상기 반도체 기판에서의 관통 구멍의 측벽에 형성된 제1 절연막과,
    상기 관통 구멍 내에 매립 형성되고, 상기 제1 절연막에 의해서 상기 반도체 기판과 전기적으로 분리된 도전성의 관통 플러그를 포함하여 구성되고,
    상기 퓨즈부는
    상기 반도체 기판 상에 형성된 제2 절연막과,
    상기 제2 절연막 상의 상기 접속 플러그에 대응하는 위치에 형성되고, 범프가 형성되는 패드와,
    상기 제2 절연막 중에 형성되는 퓨즈와,
    상기 패드와 상기 관통 플러그를 상기 퓨즈를 개재하여 전기적으로 접속하는 배선을 포함하여 구성되는 메모리 카드.
  13. 제11항에 있어서,
    상기 퓨즈부의 선택적인 절단에 의해서, 상기 각 반도체 메모리 칩의 칩 어드레스의 배당이 지정되는 메모리 카드.
  14. 제11항에 있어서,
    적층하는 상기 반도체 메모리 칩의 수를 n(n은 2 이상의 정수)으로 할 때, 각각의 상기 반도체 메모리 칩에는 적어도 (n-1)개의 상기 접속 플러그가 설치되며, 상기 접속 플러그 각각에 상기 퓨즈부가 설치되는 메모리 카드.
  15. 제11항에 있어서,
    적층하는 반도체 메모리 칩의 수를 n(n은 2 이상의 정수)으로 할 때, 각각의 상기 반도체 메모리 칩에는 (n-1)개의 제1 접속 플러그와, n개의 제2 접속 플러그가 설치되고, 상기 제1 접속 플러그 각각에 상기 퓨즈부가 설치되는 메모리 카드.
  16. 제15항에 있어서,
    상기 복수의 반도체 메모리 칩 중에 각각 설치되며, 상기 퓨즈부가 절단되었는지의 여부에 따라 상기 반도체 메모리 칩 중 어느 하나가 선택되었는지를 검지하고, 선택된 반도체 메모리 칩을 활성화하는 옵셔널 회로를 더 포함하는 메모리 카드.
  17. 제16항에 있어서,
    상기 옵셔널 회로는 상기 각 퓨즈부가 절단되었는지의 여부에 따라 상기 (n-l)개의 제1 접속 플러그에 공급되는 신호와, 상기 n개의 제2 접속 플러그를 경유하여 입력되는 제1 내지 제n 칩 인에이블 신호에 기초하여, 상기 옵셔널 회로가 형성되어 있는 반도체 메모리 칩이 선택되었는지의 여부를 판정하고, 선택되었다고 판정하였을 경우에 상기 옵셔널 회로가 형성되어 있는 반도체 메모리 칩을 활성화하는 메모리 카드.
  18. 제11항에 있어서,
    상기 적층하여 실장한 복수개의 반도체 메모리 칩은 각각 리던던시용 메모리 셀 블록을 공용으로 하는 메모리 카드.
  19. 제11항에 있어서,
    상기 적층하여 실장한 복수개의 반도체 메모리 칩으로 메모리 어드레스의 할당을 서로 융통하고 복수개의 반도체 메모리 칩으로 메모리 어드레스의 할당을 행하는 메모리 카드.
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