JP2004260206A - マルチチップ半導体装置及びメモリカード - Google Patents
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Abstract
【課題】製造コストの上昇を抑制しつつ、平面面積が小さく、構造が単純で且つ厚さが薄いマルチチップ構成のメモリカードを提供することを目的としている。
【解決手段】カード状のパッケージ11に露出されて設けられた表面端子13−1〜13−4における裏面側に、互いに実質的に同一構造の複数個の半導体メモリチップ12−1〜12−4を積層して実装したメモリカードである。チップのそれぞれは、半導体基板を貫通する貫通孔内に設けられた接続プラグ4−1〜4−7を備える。各チップ間における接続プラグ、及び表面端子側のチップの接続プラグと表面端子とをバンプ8−1〜8−7で選択的に接続し、この接続パターンに応じて、上記表面端子、上記接続プラグ及び上記バンプを介して外部と上記各チップとの信号の授受を行う。
【選択図】 図2
【解決手段】カード状のパッケージ11に露出されて設けられた表面端子13−1〜13−4における裏面側に、互いに実質的に同一構造の複数個の半導体メモリチップ12−1〜12−4を積層して実装したメモリカードである。チップのそれぞれは、半導体基板を貫通する貫通孔内に設けられた接続プラグ4−1〜4−7を備える。各チップ間における接続プラグ、及び表面端子側のチップの接続プラグと表面端子とをバンプ8−1〜8−7で選択的に接続し、この接続パターンに応じて、上記表面端子、上記接続プラグ及び上記バンプを介して外部と上記各チップとの信号の授受を行う。
【選択図】 図2
Description
この発明は、マルチチップ半導体装置及びメモリカードに関し、特に複数個の半導体メモリチップ、若しくは半導体メモリとロジック回路とを混載した複数個の半導体チップを積層した状態で搭載したマルチチップ構成の半導体装置及びメモリカードに係る。
デジタルカメラのフィルム媒体や、携帯用パーソナルコンピュータの記憶用メモリとして、メモリカードの需要が急速に高まっている。この種のメモリカードとして、例えば、不揮発性メモリであるNAND型EEPROMを搭載したSSFDC(Solid−State Floppy Disk Card)、別称スマートメディア(SmartMedia)が知られている。現在は、16Mビットあるいは32MビットのNAND型EEPROMが一個搭載され、2Mバイトあるいは4Mバイトの記憶容量のカードが市販されている。しかし、昨今のマルチメディア・ブームに乗り、ますます大容量のメモリカードの需要が拡大されることが予想されている。例えばデジタルカメラでいえば、現在30万画素の写真30枚分が2Mバイトのカードで記録可能であるが、130万画素のカメラで写真30枚分を録画するためには8Mバイトの記憶容量が必要となる。また、静止画だけでなく動画や音声の記録といったように、メモリカードの用途は止まるところを知らない。この場合、更に大きな記憶容量が必要となる。従って、一枚のカードに複数個の半導体チップを搭載し、大容量化を実現することが望まれている。
しかしながら、従来の技術では、複数個の半導体チップを一枚のカードに搭載しようとすると、カードが大型になるという問題があった。すなわち、チップを平面的に複数個並べるとカードの面積が大きくなり、カード面積の増大を抑えるために複数個を積層して搭載するとカードの厚さが厚くなる。
そこで、この問題を克服する技術として、本出願人は、特願平8−321931号(平成8年12月2日付け)に、カードの大型化を最小限に抑制しつつ一枚のカードに複数個の半導体チップを搭載する「マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法」を提案した。この出願に開示されているマルチチップ半導体装置は、素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、少なくとも1つのチップは、その半導体基板を貫通する貫通孔内に接続プラグが形成された構造を有し、且つこのプラグを有する少なくとも1つのチップが、該接続プラグを介して他のチップと電気的に接続されていることを特徴としている。
上記マルチチップ半導体装置の技術を用いると、平面面積が小さく、構造が単純で且つ厚さが薄いメモリカードが提供できる。しかし、更に大きな記憶容量で且つ小型のメモリカードあるいはメモリ装置を実現するためには、解決すべきいくつかの問題が残されている。例えば4個の64Mビットの半導体チップを用いて、256Mビットのメモリ装置を構成することを考える。この場合、従来の平面ボードに実装する際には、4個のチップのチップ制御信号であるチップ・イネーブル・バー(/CE)をそれぞれ分ければよい。しかし、平面ボードに代えてチップを積層させたマルチチップ半導体技術でこれを実現しようとすると、4つの/CEの配線接続をそれぞれ分離する必要がある。これは/CEの位置を変えた4種類のチップ、すなわちAチップ、Bチップ、Cチップ、Dチップが要求されることを意味する。この4種類のチップを製造するためには、例えば、チップの最上層の配線層をパターニングするためのマスクを4枚用意すれば可能であり、また、できあがった4種類のチップを例えば決められた順にA−B−C−Dと積層させることも勿論可能である。しかし、製造コストを考慮すると、この方法は得策ではない。すなわち、4種類のチップを製造すること、そのそれぞれをテストすること、また、間違いなく順番に積層させること等を考えると、同一構成のチップ4個を積層する場合に比べて高価なものにならざるを得ない。
この発明は、上記事情を考慮してなされたもので、その目的とするところは、製造コストの上昇を抑制しつつ、平面面積が小さく、構造が単純で且つ厚さが薄いマルチチップ半導体装置及びメモリカードを提供することにある。
この発明の一態様によると、カード状のパッケージと、前記カード状のパッケージに露出されて設けられた表面端子と、前記表面端子の裏面側の前記カード状のパッケージ中に積層して実装され、それぞれが半導体基板を貫通する貫通孔内に設けられた接続プラグを備え、互いに実質的に同一構造の複数個の半導体メモリチップと、前記各半導体メモリチップ間における前記接続プラグ、及び前記表面端子側の半導体メモリチップの前記接続プラグと前記表面端子とを選択的に接続し、この接続パターンに応じて、前記表面端子、前記接続プラグ及び前記バンプを介して外部と前記各半導体メモリチップとの信号の授受を行うためのバンプとを具備するメモリカードが提供される。
また、この発明の一態様によると、カード状のパッケージと、前記カード状のパッケージに露出されて設けられた表面端子と、前記表面端子の裏面側の前記カード状のパッケージ中に積層して実装され、それぞれが半導体基板を貫通する貫通孔内に設けられた接続プラグを備える複数個の半導体チップと、前記各半導体チップ間における前記接続プラグ、及び前記表面端子側の半導体チップの前記接続プラグと前記表面端子とを選択的に接続し、この接続パターンに応じて、前記表面端子、前記接続プラグ及び前記バンプを介して外部と前記各半導体チップとの信号の授受を行うためのバンプとを具備するマルチチップ半導体装置が提供される。
この発明によれば、製造コストの上昇を抑制しつつ、平面面積が小さく、構造が単純で且つ厚さが薄いマルチチップ半導体装置及びメモリカードが得られる。
まず、この発明の前提となる技術として、本出願人による特願平8−321931号に記載したマルチチップ半導体装置について説明する。図11は、上記マルチチップ半導体装置の断面構成図であり、2つの半導体チップ1−1,1−2が積層された構成となっている(先願では種々の実施の形態について説明したが、ここでは説明を簡単にするために要旨のみを抽出して概略的に説明する)。各チップ1−1,1−2はそれぞれ、大きく分けて、素子が集積形成されたシリコン基板2と、素子を所定の関係に接続するための多層配線層3と、上記シリコン基板2を貫通し、各チップ1−1,1−2どうしを電気的に接続するための接続プラグ4とで構成されている。上記接続プラグ4は、シリコン基板2における素子形成領域の外側に形成されており、このシリコン基板2における貫通孔5の側壁に形成した絶縁膜4aと、この絶縁膜4aによってシリコン基板2と電気的に分離された状態で上記貫通孔5内に埋め込み形成された導電性の貫通プラグ4bとから構成されている。上記多層配線層3は、少なくとも2層以上の配線層31,32,…,3m(m≧2)から成り、接続プラグ4の形成後に、例えば最上位の配線層3mで、シリコン基板2内の素子と接続プラグ4上のパッド6とが接続されている。また、各チップ1−1,1−2におけるパッド6の形成面の裏面側のシリコン基板2の貫通プラグ4以外の領域は絶縁膜7で被覆されている。上記チップ1−1の貫通プラグ4bは、半田バンプ(金属バンプ)8を介して、チップ1−2の多層配線層3に設けられたパッド6と電気的に接続されている。これによって、チップ1−1とチップ1−2とが電気的に接続される。
この発明は、上述した先願の技術をもとに更に改良を加え、複数個の同一構成の半導体チップを積層し、各半導体チップ間の金属バンプの接続パターンに応じて、各半導体チップ内のオプション回路を選択させたものである。また、複数個の同一構成の半導体メモリチップを積層し、各半導体メモリチップ間の金属バンプの接続パターンに応じて、複数個の半導体メモリチップ間のアドレスの割り振りを指定するものである。更に、上記複数個積層した半導体メモリチップをカード状のパッケージに封止して、メモリカードを構成したものである。
以下、この発明の実施の形態について図面を参照して説明する。
図1は、この発明の第1の実施の形態に係るマルチチップ構成のメモリカードについて説明するためのもので、SSFDC(メモリカード)のカード状パッケージを透視して内部構成を概略的に示す斜視図である。このSSFDC 11には、4個の半導体メモリチップ、例えばNAND型EEPROMチップ12−1〜12−4を積層した状態で搭載している。各チップ12−1〜12−4はそれぞれ同一構造であり、基本的には上記図11に示したチップ1−1,1−2と同様に構成されている。13−1〜13−4はそれぞれ、SSFDC 11の表面端子の一部を示しており、NAND型EEPROMの電源電圧、制御信号、アドレス及び入力データ等がこれらの表面端子13−1〜13−4を介して各NAND型EEPROMチップ12−1〜12−4内に入力され、また、出力データ等がSSFDC 11の外部に出力されるようになっている。
図1は、この発明の第1の実施の形態に係るマルチチップ構成のメモリカードについて説明するためのもので、SSFDC(メモリカード)のカード状パッケージを透視して内部構成を概略的に示す斜視図である。このSSFDC 11には、4個の半導体メモリチップ、例えばNAND型EEPROMチップ12−1〜12−4を積層した状態で搭載している。各チップ12−1〜12−4はそれぞれ同一構造であり、基本的には上記図11に示したチップ1−1,1−2と同様に構成されている。13−1〜13−4はそれぞれ、SSFDC 11の表面端子の一部を示しており、NAND型EEPROMの電源電圧、制御信号、アドレス及び入力データ等がこれらの表面端子13−1〜13−4を介して各NAND型EEPROMチップ12−1〜12−4内に入力され、また、出力データ等がSSFDC 11の外部に出力されるようになっている。
図2は、上記図1に示したSSFDC 11中の各半導体メモリチップ12−1〜12−4を選択的に接続するための半田バンプ(金属バンプ)の接続パターンを示している。13a〜13eは、上記SSFDC 11の表面端子13−1〜13−4に接続される端子の一部を示しており、これらの端子13a〜13eにはそれぞれ、接地電圧Vss、第1のチップ選択信号/CE1、第2のチップ選択信号/CE2、第3のチップ選択信号/CE3及び第4のチップ選択信号/CE4が供給される。上記半導体メモリチップ12−1の接続プラグ4−1〜4−3はそれぞれ、半田バンプ8−1〜8−3によって端子13aに共通接続され、接続プラグ4−4〜4−7はそれぞれ半田バンプ8−4〜8−7によって端子13b,13c,13d,13eに接続される。上記半導体メモリチップ12−2の接続プラグ4−1,4−2はそれぞれ、半田バンプ8−1,8−2によって半導体メモリチップ12−1の接続プラグ及び半田バンプを介して端子13aに共通接続され、接続プラグ4−5〜4−7はそれぞれ半田バンプ8−5〜8−7によって半導体メモリチップ12−1の接続プラグ及び半田バンプを介して端子13c,13d,13eに接続される。また、上記半導体メモリチップ12−3の接続プラグ4−1は、半田バンプ8−1によって半導体メモリチップ12−2,12−1の接続プラグ及び半田バンプを介して端子13aに接続され、接続プラグ4−6,4−7はそれぞれ半田バンプ8−6,8−7によって半導体メモリチップ12−2,12−1の接続プラグ及び半田バンプを介して端子13d,13eに接続される。更に、上記半導体メモリチップ12−4の接続プラグ4−7はそれぞれ半田バンプ8−7によって半導体メモリチップ12−3,12−2,12−1の接続プラグ及び半田バンプを介して端子13eに接続される。
これによって、半導体チップ12−1には、信号A,B,Cとして接地電圧Vss、チップ選択信号として/CE1,/CE2,/CE3,/CE4が供給される。半導体チップ12−2には、信号A,Bとして接地電圧Vss、チップ選択信号として/CE2,/CE3,/CE4が供給される。また、半導体チップ12−3には、信号Aとして接地電圧Vss、チップ選択信号として/CE3,/CE4が供給される。更に、半導体チップ12−4には、信号A,B,Cはいずれも供給されず、チップ選択信号として/CE4が供給される。
図3は、上記図2に示した各半導体メモリチップ12−1〜12−4中の一部の具体的な回路構成を示している。この回路は、信号A,B,C,/CE1,/CE2,/CE3,/CE4によって、半導体メモリチップ12−1〜12−4のいずれが選択されたかを検知し、選択されたチップを活性化するものである。図3において、Vccは電源電圧、Vssは接地電圧、21−1〜21−3は抵抗、22−1〜22−15はインバータ回路、23−1〜23−4は3入力ナンド回路、24−1〜24−4は2入力ナンド回路、25は4入力ノア回路をそれぞれ示しており、半田バンプ8−1〜8−3はスイッチ20−1〜20−3の記号で表現している。
信号A,B,Cが供給されるパッド6−1,6−2,6−3(図2の接続プラグ4−1,4−2,4−3上に位置するパッド)と接地点Vss間にはそれぞれ、スイッチ20−1,20−2,20−3で等価的に表現するように、半田バンプが選択的に設けられている。すなわち、半田バンプを設けた場合にはスイッチがオンで接地電圧Vssが印加され、設けない場合にはスイッチがオフでオープン状態である。上記各パッド6−1,6−2,6−3と電源電圧Vcc間にはそれぞれ、高抵抗値の抵抗21−1,21−2,21−3が接続されている。また、上記各パッド6−1,6−2,6−3にはそれぞれ、インバータ回路22−1,22−2,22−3の入力端が接続され、これらインバータ回路22−1,22−2,22−3の出力端はナンド回路23−1の入力端に接続される。上記各パッド6−1,6−2にはそれぞれ、インバータ回路22−4,22−5の入力端が接続され、これらインバータ回路22−4,22−5の出力端と上記パッド6−3とがナンド回路23−2の入力端に接続される。上記パッド6−1にはインバータ回路22−6の入力端が接続され、このインバータ回路22−6の出力端と上記パッド6−2,6−3とがナンド回路23−3の入力端に接続される。更に、上記パッド6−1,6−2,6−3は、ナンド回路23−4の入力端に接続される。
上記ナンド回路23−1の出力端にはインバータ回路22−7の入力端が接続され、このインバータ回路22−7の出力端がナンド回路24−1の一方の入力端に接続される。上記ナンド回路24−1の他方の入力端には、チップ選択信号/CE1が入力されるパッド6−4が接続される。また、上記ナンド回路23−2の出力端にはインバータ回路22−8の入力端が接続され、このインバータ回路22−8の出力端がナンド回路24−2の一方の入力端に接続される。上記ナンド回路24−2の他方の入力端には、チップ選択信号/CE2が入力されるパッド6−5が接続される。同様に、上記ナンド回路23−3の出力端にはインバータ回路22−9の入力端が接続され、このインバータ回路22−9の出力端がナンド回路24−3の一方の入力端に接続される。上記ナンド回路24−3の他方の入力端には、チップ選択信号/CE3が入力されるパッド6−6が接続される。更に、上記ナンド回路23−4の出力端にはインバータ回路22−10の入力端が接続され、このインバータ回路22−10の出力端がナンド回路24−4の一方の入力端に接続される。上記ナンド回路24−4の他方の入力端には、チップ選択信号/CE4が入力されるパッド6−7が接続される。
上記各ナンド回路24−1〜24−4の出力端には、インバータ回路22−11〜22−14の入力端が接続され、これらインバータ回路22−11〜22−14の出力端はそれぞれノア回路25の入力端に接続される。そして、このノア回路25の出力端にインバータ回路22−15の入力端が接続され、このインバータ回路22−15の出力端からチップ選択信号/CEを得るようになっている。
ここで、上記インバータ回路22−11の論理出力は/A・/B・/C・/CE1、上記インバータ回路22−12の論理出力は/A・/B・C・/CE2、上記インバータ回路22−13の論理出力は/A・B・C・/CE3、上記インバータ回路22−14の論理出力はA・B・C・/CE4である。
なお、上記抵抗21−1〜21−3としては、チャネル幅Wが小さく、チャネル長Lが長いMOSトランジスタを用いると良い。あるいは図4に示すように複数のMOSトランジスタを直列接続して構成すると良い。その理由は、半田バンプ8−1〜8−3を介して接地する際に、電源電圧Vccから接地電圧Vssへ定常的に流れる貫通電流を低減できるからである。図4では、上記抵抗21−1〜21−3としてPチャネル型MOSトランジスタTr1〜Tr5を用い、そのゲートを接地して5段直列接続した例を示している。
図3の回路に従えば、スイッチ20−1,20−2,20−3がオン状態で信号A,B,Cが全て接地電圧Vssのチップ、すなわち図2のチップ12−1は第1のチップ選択信号/CE1で制御されて活性化される。また、スイッチ20−1,20−2がオン状態で信号A,Bが共に接地電圧Vss、且つスイッチ20−3がオフ状態で信号Cが電源電圧Vccのチップ、すなわち図2のチップ12−2は第2のチップ選択信号/CE2で制御されて活性化される。スイッチ20−1がオン状態で信号Aが接地電位Vss、且つスイッチ20−2,20−3がオフ状態で信号B,Cが共に電源電圧Vccのチップ、すなわち図2のチップ12−3は第3のチップ選択信号/CE3で制御されて活性化される。更に、スイッチ20−1,20−2,20−3がオフ状態で信号A,B,Cが全て電源電圧Vccのチップ、すなわち図2のチップ12−4は第4のチップ選択信号/CE4で制御されて活性化される。このようすを下表1に纏めて示す。
表1において、Vss(0)は半田バンプ8−1〜8−3のいずれかが設けられ(スイッチ20−1〜20−3がオン状態に相当する)、対応するパッド6−1〜6−3のいずれかが接地されている場合を示しており、Vcc(1)は半田バンプ8−1〜8−3を設けず(スイッチ20−1〜20−3がオフ状態に相当する)、パッド6−1〜6−3のいずれかが高抵抗値の抵抗21−1〜21−3を介して電源電圧Vccでバイアスされている状態を示している。パッド6−1〜6−3に半田バンプを設けない時には、これらのパッドは抵抗21−1〜21−3を介して電源電圧Vccでバイアスされる。よって、半田バンプを設けるか否かに応じて信号A,B,Cのレベルを設定でき、半田バンプの接続パターンに応じて半導体メモリチップ12−1〜12−4を自由に選択できる。
なお、積層する半導体メモリチップの数をnとするとき、接続プラグは少なくとも(n−1)個設ければn個の半導体メモリチップ間のアドレスの割り振りを行うことができる。
上記のような構成によれば、同一構造の複数個の半導体メモリチップを積層してカード状のパッケージに搭載するので、異なる構造の半導体メモリチップを複数種類製造する必要がなく、全ての半導体メモリチップに対して同じテストを行うことができ、積層する順番も考慮する必要がないので、製造コストを低減できる。また、積層する半導体メモリチップ間の金属バンプの接続パターンに応じて、複数個の半導体メモリチップ間のアドレスの割り振りを指定できる。複数個の半導体メモリチップを積層して搭載するので、カードの平面面積が小さく、且つ金属バンプを介在して複数個の半導体メモリチップを積層するので厚さが薄いメモリカードが得られる。
図5は、この発明の第2の実施の形態に係るメモリカードについて説明するためのもので、半田バンプの他の接続パターンを示している。図5において上記図2と同一構成部分には同じ符号を付しており、この第2の実施の形態では図2における全ての半導体メモリチップ12−1〜12−4に半田バンプ8−4〜8−7を設け、チップ選択信号/CE1〜/CE4を全ての半導体メモリチップ12−1〜12−4に供給するように接続したものである。
このような半田バンプの接続パターンであっても、信号A,B,Cで各半導体メモリチップ12−1〜12−4の選択が可能であるので、チップ選択には何等支障はなく、第1の実施の形態と同様な選択が行え、同じ作用効果が得られる。またこれによって、4個のメモリチップ12−1〜12−4のアドレスの割り振りを半田バンプの接続パターンで指定するためには、本質的に3個の接続プラグ4−1〜4−3が設けられていれば良いことがわかる。
図6ないし図8はそれぞれ、この発明の第3の実施の形態に係るメモリカードについて説明するためのもので、図6は半田バンプの更に他の接続パターンを示している。この図6では、図2と同様に4個の半導体メモリチップ32−1〜32−4を積層して構成した半導体メモリ装置における具体的な半田バンプ34の接続パターンを示している。33a,33b,33cはSSFDCの表面端子へ接続する端子の一部を示しており、これらの端子33a,33b,33cにはそれぞれ接地電圧Vssとアドレス信号A0,A1が入力される。上記半導体メモリチップ32−1の接続プラグ34−1〜34−3はそれぞれ、半田バンプ38−1〜38−3によって端子33aに共通接続され、接続プラグ34−4,34−5はそれぞれ半田バンプ38−4,38−5によって端子33b,33cに接続される。上記半導体メモリチップ32−2の接続プラグ34−1,34−2はそれぞれ、半田バンプ38−1,38−2によって半導体メモリチップ32−1の接続プラグ及び半田バンプを介して端子33aに共通接続され、接続プラグ34−4,34−5はそれぞれ半田バンプ38−4,38−5によって半導体メモリチップ12−1の接続プラグ及び半田バンプを介して端子33b,33cに接続される。また、上記半導体メモリチップ32−3の接続プラグ34−1は、半田バンプ38−1によって半導体メモリチップ32−2,32−1の接続プラグ及び半田バンプを介して端子33aに接続され、接続プラグ34−4,34−5はそれぞれ半田バンプ38−4,38−5によって半導体メモリチップ32−2,32−1の接続プラグ及び半田バンプを介して端子33b,13cに接続される。更に、上記半導体メモリチップ32−4の接続プラグ34−4,34−5はそれぞれ半田バンプ38−4,38−5によって半導体メモリチップ32−3,32−2,32−1の接続プラグ及び半田バンプを介して端子33b,33cに接続される。
これによって、半導体メモリチップ32−1には信号A,B,Cとして接地電圧Vss、半導体チップ32−2には信号A,Bとして接地電圧Vss、半導体チップ32−3には信号Aとして接地電圧Vssがそれぞれ供給される。半導体チップ32−4には、信号A,B,Cはいずれも供給されない。また、各半導体メモリチップ32−1〜32−4にはそれぞれアドレス信号A0,A1が共通に入力される。
図7及び図8は、上記図6に示した各半導体メモリチップ32−1〜32−4中の一部の具体的な回路構成を示している。図7及び図8において、Vccは電源電圧、Vssは接地電圧、41−1〜41−3は抵抗、42−1〜42−14,48−1〜48−4はインバータ回路、43−1〜43−4は3入力ナンド回路、44−1〜44−4,47−1〜47−4は2入力ナンド回路、45−1,45−2はアドレスバッファ回路をそれぞれ示しており、半田バンプはスイッチ40−1〜40−3の記号で表現している。
図7に示すように、信号A,B,Cが供給されるパッド46−1,46−2,46−3と接地点Vss間にはそれぞれ、スイッチ40−1,40−2,40−3で等価的に表現するように、半田バンプが選択的に設けられている。半田バンプを設けた場合にはスイッチがオン、設けない場合にはスイッチがオフである。上記各パッド46−1,46−2,46−3と電源Vcc間にはそれぞれ、高抵抗値の抵抗41−1,41−2,41−3が接続されている。上記各パッド46−1,46−2,46−3にはそれぞれ、インバータ回路42−1,42−2,42−3の入力端が接続され、これらインバータ回路42−1,42−2,42−3の出力端はナンド回路43−1の入力端に接続される。また、上記各パッド46−1,46−2にはそれぞれ、インバータ回路42−4,42−5の入力端が接続され、これらインバータ回路42−4,42−5の出力端と上記パッド46−3とがナンド回路43−2の入力端に接続される。上記パッド46−1にはインバータ回路42−6の入力端が接続され、このインバータ回路42−6の出力端と上記パッド46−2,46−3とがナンド回路43−3の入力端に接続される。更に、上記パッド46−1,46−2,46−3は、ナンド回路43−4の入力端に接続される。
上記ナンド回路43−1の出力端にはインバータ回路42−7の入力端が接続され、このインバータ回路42−7の出力端がナンド回路44−1の一方の入力端に接続される。上記ナンド回路44−1の他方の入力端には、アドレス信号/A0・/A1が供給される。また、上記ナンド回路43−2の出力端にはインバータ回路42−8の入力端が接続され、このインバータ回路42−8の出力端がナンド回路44−2の一方の入力端に接続される。上記ナンド回路44−2の他方の入力端には、アドレス信号A0・/A1が供給される。同様に、上記ナンド回路43−3の出力端にはインバータ回路42−9の入力端が接続され、このインバータ回路42−9の出力端がナンド回路44−3の一方の入力端に接続される。上記ナンド回路44−3の他方の入力端には、アドレス信号/A0・A1が供給される。更に、上記ナンド回路43−4の出力端にはインバータ回路42−10の入力端が接続され、このインバータ回路42−10の出力端がナンド回路44−4の一方の入力端に接続される。上記ナンド回路44−4の他方の入力端には、アドレス信号A0・A1が供給される。
上記ナンド回路44−1の出力端には、インバータ回路42−11の入力端が接続され、このインバータ回路42−11の出力端から論理信号/A・/B・/C・/A0・/A1が出力される。また、上記ナンド回路44−2の出力端には、インバータ回路42−12の入力端が接続され、このインバータ回路42−12の出力端から論理信号/A・/B・C・A0・/A1が出力される。上記ナンド回路44−3の出力端には、インバータ回路42−13の入力端が接続され、このインバータ回路42−13の出力端から論理信号/A・B・C・/A0・A1が出力される。更に、上記ナンド回路44−4の出力端には、インバータ回路42−14の入力端が接続され、このインバータ回路42−14の出力端から論理信号A・B・C・A0・A1が出力される。
すなわち、上記インバータ回路42−11の出力信号は/A・/B・/C・/A0・/A1、上記インバータ回路42−12の出力信号は/A・/B・C・A0・/A1、上記インバータ回路42−13の出力信号は/A・B・C・/A0・A1、上記インバータ回路42−14の出力信号はA・B・C・A0・A1である。
図8は、上記図7に示したナンド回路44−1〜44−4に信号/A0・/A1、A0・/A1、/A0・A1、及びA0・A1を供給する信号生成回路を示している。アドレス信号A0,A1がそれぞれ入力されるパッド46−4,46−5にはそれぞれ、アドレスバッファ回路45−1,45−2の入力端が接続される。これらアドレスバッファ回路45−1,45−2から出力される信号/A0,A0,/A1,A1はそれぞれ、ナンド回路47−1〜47−4に選択的に供給される。すなわち、ナンド回路47−1の一方の入力端にはアドレスバッファ回路45−1の/A0出力端が接続され、他方の入力端にはアドレスバッファ回路45−2の/A1出力端が接続される。ナンド回路47−2の一方の入力端にはアドレスバッファ回路45−1のA0出力端が接続され、他方の入力端にはアドレスバッファ回路45−2の/A1出力端が接続される。また、ナンド回路47−3の一方の入力端にはアドレスバッファ回路45−1の/A0出力端が接続され、他方の入力端にはアドレスバッファ回路45−2のA1出力端が接続される。更に、ナンド回路47−4の一方の入力端にはアドレスバッファ回路45−1のA0出力端が接続され、他方の入力端にはアドレスバッファ回路45−2のA1出力端が接続される。そして、上記各ナンド回路47−1〜47−4の出力端がそれぞれインバータ回路48−1〜48−4の入力端に接続され、インバータ回路48−1の出力端から論理信号/A0・/A1が出力されて上記ナンド回路44−1の他方の入力端に、インバータ回路48−2の出力端から論理信号A0・/A1が出力されて上記ナンド回路44−2の他方の入力端に、インバータ回路48−3の出力端から論理信号/A0・A1が出力されて上記ナンド回路44−3の他方の入力端に、及びインバータ回路48−4の出力端から論理信号A0・A1が出力されて上記ナンド回路44−4の他方の入力端にそれぞれ供給される。
上記図7及び図8の回路に従えば、信号A,B,Cが全て接地電圧Vssのチップ、すなわち図6のチップ32−1はアドレス信号A0=0,A1=0で選択され、信号A,Bが接地電圧Vssで信号Cが電源電圧Vccのチップ、すなわちチップ32−2はアドレス信号A0=1,A1=0で選択される。また、信号Aが接地電圧Vssで信号B,Cが電源電圧Vccのチップ、すなわちチップ32−3はアドレス信号A0=0,A1=1で選択され、信号A,B,Cが全て電源電圧Vccのチップ、すなわちチップ32−4はアドレス信号A0=1,A1=1で選択される。このようすを下表2に纏めて示す。
表2において、Vss(0)は半田バンプ38−1〜38−3のいずれかが設けられ(スイッチ20−1〜20−3がオン状態に相当する)、対応するパッド36−1〜36−3のいずれかが接地されている場合を示しており、Vcc(1)は半田バンプ38−1〜38−3を設けず(スイッチ20−1〜20−3がオフ状態に相当する)、パッド36−1〜36−3のいずれかが高抵抗値の抵抗31−1〜31−3を介して電源電圧Vccでバイアスされている状態を示している。パッド36−1〜36−3に半田バンプを設けない時には、これらのパッドは図3に示した回路と同様に抵抗31−1〜31−3を介して電源電圧Vccでバイアスされる。これによって、半田バンプを設けるか否かに応じて信号A,B,Cのレベルを設定でき、これらの信号A,B,Cとアドレス信号A0,A1とにより半導体メモリチップ32−1〜32−4を自由に選択できる。
なお、積層する半導体メモリチップの数をnとするとき、接続プラグを少なくとも(n−1)個設けてn個の半導体メモリチップ間のアドレスの割り振りを行い、[log(n)/log2]個のアドレス入力でこれらn個の半導体チップの1つを選択することができる。
更に、図1及び図2に示した構造において、半導体メモリチップ12−1〜12−4を、図9に示すような半導体システムチップ100に替えても良い。図9では、チップ100中に設けられているオプション回路A〜Dが半田バンプの接続パターンで選択される。その手法は図2に示した方法と同様である。また、図10に示すように、半導体チップ200の一部にオプション回路群210を設け、その中のオプション回路A’〜D’を半田バンプの接続パターンで選択した場合でもこの発明は有効である。ここでのオプション回路A’〜D’としては、例えば入/出力データのビット数を決めるビット構成設定回路や、半導体メモリチップの変則ブロックを指定するアドレスの回し方(TOP/BOTTOM)の切り替え回路であっても良く、この場合、積層する全半導体メモリチップにおいて、全て同一のオプション回路A’〜D’が半田バンプの接続パターンで選択されても構わない。すなわち、この発明によれば、半導体基板を貫通する貫通孔内に接続プラグが形成された構造を有する複数枚の同一チップを積層する際に、積層するチップ間及びマルチチップ半導体装置を搭載する基板と最下層のチップ間の金属バンプの接続パターンに応じて、各チップ内のオプション回路を選択させたマルチチップ半導体装置も提供できる。特に、同一のメモリチップを複数枚用いて、積層チップ間及びマルチチップ半導体装置を搭載する基板と最下層のチップ間の金属バンプの接続パターンを変えることのみで、大容量、多機能のマルチチップ半導体装置を提供できる。
なお、上記各実施の形態では、半導体メモリチップを複数個積層して搭載する場合を例に取って説明したが、メモリ回路とロジック回路の混載チップやメモリ以外の他の半導体チップも搭載できるのは勿論である。
3…多層配線層、4−1〜4−7…接続プラグ、4a…絶縁膜、4b…貫通プラグ、5…貫通孔、6−1〜6−3…パッド、8−1〜8−7…半田バンプ、11…SSFDC、12−1〜12−4…NAND型EEPROMチップ、13−1〜13−4…表面端子、13a〜13e…端子、A,B,C…信号、/CE1〜/CE4…チップ選択信号、Vcc…電源電圧、Vss…接地電圧、20−1〜20−3,40−1〜40−3…スイッチ、21−1〜21−3,41−1〜41−3…抵抗、22−1〜22−15,42−1〜42−14,48−1〜48−4…インバータ回路、23−1〜23−4,43−1〜43−4…3入力ナンド回路、24−1〜24−4,44−1〜44−4,47−1〜47−4…2入力ナンド回路、25…4入力ノア回路。
Claims (14)
- カード状のパッケージと、
前記カード状のパッケージに露出されて設けられた表面端子と、
前記表面端子の裏面側の前記カード状のパッケージ中に積層して実装され、それぞれが半導体基板を貫通する貫通孔内に設けられた接続プラグを備え、互いに実質的に同一構造の複数個の半導体メモリチップと、
前記各半導体メモリチップ間における前記接続プラグ、及び前記表面端子側の半導体メモリチップの前記接続プラグと前記表面端子とを選択的に接続し、この接続パターンに応じて、前記表面端子、前記接続プラグ及び前記バンプを介して外部と前記各半導体メモリチップとの信号の授受を行うためのバンプと
を具備することを特徴とするメモリカード。 - 前記各半導体メモリチップ間のアドレスの割り振りが、前記バンプの接続パターンにより指定されることを特徴とする請求項1に記載のメモリカード。
- 前記接続プラグは、前記半導体基板における貫通孔の側壁に形成した絶縁膜と、前記貫通孔内に埋め込み形成され、前記絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成されることを特徴とする請求項1または2に記載のメモリカード。
- 前記半導体基板上に、前記接続プラグと前記半導体基板中に集積形成されたメモリ回路とを電気的に接続する多層配線層を更に設けたことを特徴とする請求項1乃至3いずれか1つの項に記載のメモリカード。
- カード状のパッケージと、
前記カード状のパッケージに露出されて設けられた表面端子と、
前記表面端子の裏面側の前記カード状のパッケージ中に積層して実装され、それぞれが半導体基板を貫通する貫通孔内に設けられた接続プラグを備える複数個の半導体チップと、
前記各半導体チップ間における前記接続プラグ、及び前記表面端子側の半導体チップの前記接続プラグと前記表面端子とを選択的に接続し、この接続パターンに応じて、前記表面端子、前記接続プラグ及び前記バンプを介して外部と前記各半導体チップとの信号の授受を行うためのバンプと
を具備することを特徴とするマルチチップ半導体装置。 - 前記各半導体チップ間のアドレスの割り振りが、前記バンプの接続パターンにより指定されることを特徴とする請求項5に記載のマルチチップ半導体装置。
- 前記接続プラグは、前記半導体基板における貫通孔の側壁に形成した絶縁膜と、前記貫通孔内に埋め込み形成され、前記絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成されることを特徴とする請求項5または6に記載のマルチチップ半導体装置。
- 前記複数の半導体チップは、半導体メモリチップを含むことを特徴とする請求項5乃至7いずれか1つの項に記載のマルチチップ半導体装置。
- 前記複数の半導体チップは、NAND型EEPROMを含むことを特徴とする請求項5乃至7いずれか1つの項に記載のマルチチップ半導体装置。
- 前記複数の半導体チップは、半導体システムチップを含むことを特徴とする請求項5乃至7いずれか1つの項に記載のマルチチップ半導体装置。
- 前記半導体システムチップは、前記バンプの接続パターンに応じて選択される複数のオプション回路を含むことを特徴とする請求項10に記載のマルチチップ半導体装置。
- 前記複数の半導体チップは、前記バンプの接続パターンに応じて選択されるオプション回路を備えることを特徴とする請求項5乃至7いずれか1つの項に記載のマルチチップ半導体装置。
- 前記複数の半導体チップは、メモリ回路とロジック回路の混載チップを含むことを特徴とする請求項5乃至7いずれか1つの項に記載のマルチチップ半導体装置。
- 前記複数の半導体チップは、メモリ以外の半導体チップを含むことを特徴とする請求項5乃至7いずれか1つの項に記載のマルチチップ半導体装置。
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-
2004
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