JP3880843B2 - 電子回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＡＳＩＣとＦＰＧＡを含む混載集積回路及び電子回路装置に関するものである。
【０００２】
【従来の技術】
近年、汎用ＬＳＩ（大規模半導体集積回路）に対しＡＳＩＣ（Application Specific Circuit：特定用途向け半導体集積回路）と呼ばれる半導体集積回路が広く使用されるようになってきている。従来、ＡＳＩＣと呼ばれる半導体集積回路の開発には、開発期間を短縮するためゲートアレイ方式かスタンダード・セル方式が用いられている。
【０００３】
ここで、ゲートアレイ方式とは、予め多数の回路素子が半導体チップ上に規則的に配列され、配線を形成することにより所望の論理を実現する方式である。それらの回路素子は、トランスファーゲート、インバーター、ＮＡＮＤゲートなどのような一般的な論理回路を、それらの配線方法に基づき、簡単に作製できるような方法で形成される。ゲートアレイは、他の標準的な回路素子間の配線を記述するだけで、特定の回路設計を行うために使用することができる。設計を完成するために必要な回路素子の特定の配線は、一般的にはネットリストとして表わされる。ＡＳＩＣの設計のもう１つの方法は、スタンダードセルを使用することである。ゲートアレイと同様にスタンダードセルの設計は、設計するために用いられるスタンダードセルと呼ばれる予め定義された回路素子を利用する。スタンダードセルは、スタンダードセルライブラリに貯蔵され、そして設計のネットリストにより記述されてライブラリから引き出される。しかしながらゲートアレイとは異なりスタンダードセルは、ゲートアレイに見られるような簡単な論理ゲートから、ＲＡＭ、ＲＯＭやＰＬＡといったブロックレベルの素子、或いはＣＰＵコアと呼ばれる様なメガセルまで幅広いものである。
【０００４】
ＡＳＩＣは集積度が高く、また高機能なハードマクロセルを任意に搭載可能であるため、量産時のコストパフォーマンスが高く、かつ設計期間が短いというメリットを持っている。
【０００５】
その一方で、プログラミングすることができるＬＳＩとして、ＦＰＧＡ（Field Programmable Gate Array）が注目を集めている。専用ＬＳＩより動作が遅く高価だが、開発費およびプロトタイプ（ＥＳ）製作期間が不要かつ回路の書替えが可能である。ＦＰＧＡの他の利点は、仕様書をより短時間で作成し、機能ユニットを市場に提供でき、インベントリリスクが低下され、デザインの変更が容易であり、納品がより迅速であること等である。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＡＳＩＣでは、システムの仕様に変更があった場合は、マスクを再作製し、サンプルを再試作する必要があるため、多くの開発コストと期間がかかってしまうという問題がある。又、ＦＰＧＡでは、動作が遅く量産では高価であり、しかも、ＦＰＧＡが固定的な汎用ハードウエアとなっているので、どうしても無駄な部分が生じてしまうという問題がある。
【０００７】
従って、本発明の目的は、ＡＳＩＣとＦＰＧＡを組み合わせることによって、仕様の変更や調整が可能で、しかも十分なパフォーマンスを持った混載集積回路を提供することである。
【０００８】
又、本発明の他の目的は、ＡＳＩＣとＦＰＧＡを組み合わせることによって、ＦＰＧＡの冗長な部分を効果的に活用することの可能な、新しいタイプの混載集積回路を提供することである。
【０００９】
更に、本発明の他の目的は、ＡＳＩＣとＦＰＧＡを組み合わせることによって、仕様の変更や拡張を容易に行い得る電子回路装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の1つの様相によれば、電極パターンが設けられた回路基板と、前記回路基板に設けられ混載集積回路を含む複数の電子部品とからなる電子回路装置であって、前記混載集積回路は、表面に電極パターンが形成された共通基板と、前記共通基板に搭載されたＡＳＩＣからなる第１の半導体チップと、前記共通基板に搭載されたＦＰＧＡからなる第２の半導体チップと、前記共通基板に設けられた外部端子と、前記第１の半導体チップと前記第２の半導体チップを保護する絶縁材からなり、前記第２の半導体チップは、前記外部端子から与えられた制御信号によって電気的に書き換え可能な記憶素子を備え、基本機能を備えた基本仕様に対応する第１の回路データをこの記憶素子に格納することによって、内部の接続を変更することによって前記基本仕様にあったハードウェアを実現し、前記第１の半導体チップと前記第２の半導体チップは、前記共通基板の電極を介して、互いに信号を交換することによって前記基本仕様の動作を実現し、前記回路基板には更に、拡張機能を実現するための拡張電子部品を搭載する為の拡張電極パターンが設けられており、前記第２の半導体チップの記憶素子には、前記基本機能に加えて拡張機能をも含む拡張仕様に対応する第２の回路データを格納可能であり、前記電子回路装置は、前記拡張機能を実現するための前記拡張電子部品が搭載されている状態で且つ前記第２の半導体チップの記憶素子に前記基本仕様に加えて拡張機能にも対応する第２の回路データを格納されている状態では、前記拡張仕様に基づいて動作可能であることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１（Ａ）、図１（Ｂ）は、本発明の実施形態による混載集積回路の一実施例の斜視図及び断面図である。ここで、混載集積回路１は、接続電極パッドや配線等の電極パターンが設けられた共通基板としてのセラミック基板もしくは、プリント配線基板３と、セラミック基板３上にマウントされたＡＳＩＣからなるモノリシック半導体集積回路５と、同様にセラミック基板３上にマウントされたＦＰＧＡからなるモノリシック半導体集積回路７と、セラミック基板３とこれらモノリシック半導体集積回路５、７を電気的に接続する金線ワイヤ９とからなっている。これらモノリシック半導体集積回路５、７は、ウエハから切り出された半導体チップの状態のものがそのまま用いられる。
【００１４】
モノリシック半導体集積回路５とモノリシック半導体集積回路７は、共通基板の接続電極パッドや配線を介して、互いに信号を交換することによって所定の動作仕様を実現する。又、これらモノリシック半導体集積回路５、７と、セラミック基板３は、接続電極パッド間の接続を終え、図１（Ｂ）に示したように、外部端子を接続した後にエポキシ樹脂などの絶縁材料により封止を行って、マルチ・チップ・パッケージとして単一の機能を持った半導体部品として出荷される。
【００１５】
又、ＡＳＩＣ５は、ゲートアレイ方式、スタンダード・セル方式のいずれでも良く、よりパフォーマンス等を重視する場合にはフルカスタム方式で設計することも可能である。一般に、フルカスタム方式は、設計が複雑で採用が困難である。しかし、以下に説明するように本発明によれば、ＡＳＩＣ５の機能が限定的なので、フルカスタム方式の採用が、比較的容易になるという利点がある。ＡＳＩＣ５の具体的な設計方法及び製造方法は、従来良く知られた方法をそのまま利用できるで、その詳細は省略しても、本発明を実施する上で支障は無い。又、ＦＰＧＡ７は、ＰＬＡ（Programmable Logic Array）およびＰＬＤ（Programmable Logic Devise）ともよばれるもので、様々な規模や種類が市販されている。ここでは、市販されている汎用のＳＲＡＭ ＴＹＰＥ ＦＰＧＡ又はＦＬＡＳＨ ＴＹＰＥ ＦＰＧＡをそのまま利用できる。
【００１６】
図２は、ＦＰＧＡ７の構成を示すブロック図である。ここで、ＦＰＧＡ７は、半導体基板上に多数のゲートや、トランジスタ及びその他の論理要素、ＣＰＵコアといった論理回路が設けられた複数の論理ユニット１１ａ〜１１ｃ、１３ａ〜１３ｃが予め作りこまれている。更に、これら論理回路の接続を行う配線層が、論理ユニットの上部に設けられている。この配線層のノードには、スイッチ回路が設けられており、論理回路同士の接続を変更することによって、動作仕様にあったハードウェアを最適に変更することが可能となっている。
【００１７】
この、スイッチ回路の動作を決定するのは、論理ユニット１１ａ〜１１ｃ、１３ａ〜１３ｃに隣接して設けられているＳＲＡＭ又はフラッシュメモリからなる複数の記憶素子領域１５ａ〜１５ｃである。このＳＲＡＭ又はフラッシュメモリに適当な値（回路データ）を格納することによって、スイッチ回路の切り替えを行い、必要な接続を行うことができる。記憶素子領域１５ａ〜１５ｃに格納するビットストリーム(回路データ) は、ＶＨＤＬ等の回路記述情報を元に得られる。
【００１８】
本発明の実施形態による混載集積回路では、システムの仕様を、ＡＳＩＣ５とＦＰＧＡ７に分担して実現する。即ち、機能が固まっている回路ブロック、高機能マクロセル部は、ＡＳＩＣチップとして実装し、またシステム仕様の不確定ブロックは、ＦＰＧＡチップに実装する。これによって、ＡＳＩＣとＦＰＧＡの双方の特徴を活かすことが可能となる。
【００１９】
即ち、ＡＳＩＣは集積度が高く、また高機能なハードマクロセルを任意に搭載可能であるため、量産時のコストパフォーマンスが高く、かつ設計期間が短いというメリットを持っている。その一方でシステムの仕様に変更があった場合は、マスクを再作製し、サンプルを再試作する必要があるため、多くの開発コストと期間が掛かってしまうという欠点がある。この欠点を補うために、仕様に変更を受けないような、ロジック回路、アナログ回路、特殊なＩＰ、ＤＲＡＭといった回路のみをＡＳＩＣで作成し、機能の追加や変更が考えられる部分は、ＦＰＧＡの論理ユニットで実装する。従って、ＡＳＩＣ５は、従来のＡＳＩＣのように、あるまとまった機能をセルフコンテインドに実現しているものではなく、ＦＰＧＡ７とペアで従来のＡＳＩＣと対応するものと考えられる。言い換えれば、従来のＡＳＩＣのフレキシブルにしたい部分のみを選択分離して、ＦＰＧＡとして別チップに取り出したといえる。
【００２０】
又、本発明の実施形態による混載集積回路の効果的な別の利用法は、幾つかのオプションの拡張部分を備えたプリント回路基板に利用することである。一般に、オプション機能は、ＦＰＧＡのコンフィギュレーションでのみ対応可能な場合と、追加のハードウエアを設ける場合がある。
【００２１】
図３は、本発明の実施形態による電子回路装置の特徴を説明する図である。例えば、図３に示したプリント回路基板Ａ、プリント回路基板Ｂ、プリント回路基板Ｃは、プリント回路基板そのものは同一である。プリント回路基板には、本発明の実施形態による混載集積回路を接続するパターンと、その他の回路部品を載せるパターンが形成されている。その他の回路部品を載せるパターンには、拡張機能を達成するためのオプションの回路部品を載せるパターンＰｘ１およびパターンＰｘ２が含まれている。
【００２２】
プリント回路基板Ａでは、プリント回路基板のパターンには本発明の実施形態による混載集積回路およびその他の回路部品が搭載されているが、パターンＰｘ１およびパターンＰｘ２には何も載っていない。これにより、拡張機能は実装されない。又、プリント回路基板Ｂでは、プリント回路基板Ａと同様に、プリント回路基板のパターンには本発明の実施形態による混載集積回路およびその他の回路部品が搭載されており、更にオプションの回路部品Ｅｘ１がパターンＰｘ１に搭載されている。これにより、更に拡張機能が実装される。又、プリント回路基板Ｃでは、プリント回路基板Ａと同様に、プリント回路基板のパターンには本発明の実施形態による混載集積回路およびその他の回路部品が搭載されており、更にオプションの回路部品Ｅｘ１、Ｅｘ2がパターンＰｘ１、Ｐｘ２に搭載されている。これにより、更に拡張機能が実装される。
【００２３】
したがって、プリント回路基板Ａ、プリント回路基板Ｂ、プリント回路基板Ｃは、回路部品を搭載するパターンに、実際に機能拡張用の回路部品が設けられているかどうかの違いがある。この場合、ハードウエアとしては、プリント回路基板Ａに回路部品Ｅｘ１を載せればプリント回路基板Ｂとなり、更に回路部品Ｅｘ２を載せればプリント回路基板Ｃとなる。プリント回路基板側の実際の動作の違いは、本発明の実施形態による混載集積回路のＦＰＧＡの結線情報で実現することができる。従って、プリント回路基板Ａを先ず作成し、その一部に回路部品Ｅ１或いは回路部品Ｅ２を載せれば拡張機能を含んだ製品として出荷することができる。ここで、ＦＰＧＡとしてフラッシュ・ＦＰＧＡとし、プリント回路基板として完成した電子回路装置に、フラッシュ・ＦＰＧＡの書き換え機能を設けない場合には、予めフラッシュ・ＦＰＧＡに結線情報を書き込んでおくので、書き込みの行われた混載集積回路と回路部品Ｅ１或いは回路部品Ｅ２をセットにしてプリント回路基板に搭載することになる。
【００２４】
さらに、ＡＳＩＣとＦＰＧＡとの組み合わせは、双方の欠点を補うだけでなく、新たな可能性も実現する。上述のごとく、ＤＲＡＭなどの記憶素子はＡＳＩＣに実装可能であるが、ＦＰＧＡにも必ず記憶素子領域が存在する。そして、多くの場合、この記憶素子領域には使用されない部分がある。例えば、図２の場合、論理ユニット１１ａ、１３ａと論理ユニット１１ｂ、１３ｂは使用するが、論理ユニット１１ｃ、１３ｃは使用しないという場合、論理ユニット１１ａ、１３ａと論理ユニット１１ｂ、１３ｂに付随する記憶素子領域１５ａ、１５ｂは使用するが、論理ユニット１１ｃ、１３ｃに付随する論理ユニット１５ｃは使用しない。
【００２５】
この記憶素子領域の使用されない部分の利用を、本発明者では提案する。応用によっては、ＡＳＩＣの記憶領域を完全に省略し、ＦＰＧＡの未使用の記憶素子領域に置き換えるということも可能である。図４は、ＡＳＩＣの記憶領域を完全に省略した場合の、本発明の別の実施形態による混載集積回路２１と、それと対応する従来のＡＳＩＣ３１を比較した説明図である。従来のＡＳＩＣ３１では、本発明の実施形態による混載集積回路２１の、ＡＳＩＣ２１ａとＦＰＧＡ２１ｆの全体が、ＡＳＩＣとして１チップに集積されている。又、斜線部分として図示されているＡＳＩＣ３１の記憶領域は、やはり斜線部分として図示されているＦＰＧＡ２１ｆの斜線部分の記憶素子領域に対応している。本発明の実施形態による混載集積回路２１では、ＡＳＩＣ２１ａがＦＰＧＡ２１ｆのメモリ（ＳＲＡＭ）へ直接アクセス可能な配線が、ＡＳＩＣ２１ａとＦＰＧＡ２１ｆの共通基板上に実装される。そして、ＡＳＩＣ２１ａは、ＦＰＧＡ２１ｆのリコンフィグレーションのインターフェースを利用して、ＦＰＧＡ２１ｆのメモリを利用する。
【００２６】
通常、本発明の実施形態によるＡＳＩＣ５は、ＦＰＧＡ７との組み合わせで必要な機能を実現するものであって、ＡＳＩＣ単独で機能するものではない。なぜなら、ＡＳＩＣ５には、固定的な回路部分のみを集積したものであり、フレキシブル回路部分は含まれていない為である。しかし、応用によっては、単独で機能する既存のＡＳＩＣを、ＦＰＧＡと組み合わせて１つのパッケージとして、特定の用途に使用するという方法も、これまでになかった新たな利点を生み出す。この場合には、単にＡＳＩＣとＦＰＧＡを１つのパッケージに納めて小さくしたというだけの様な印象がある。しかし、それは誤りである。
【００２７】
上述の通り、開発が容易である反面、ＦＰＧＡはチップ面積が大きく、高価で、しかもパフォーマンスに劣るという欠点がある。従って、更なる高速化やコストダウンが求められる場合に不利である。ＡＳＩＣとＦＰＧＡを１つのパッケージに納めておけば、それだけで小型化が可能であるが、それに加えて、ある程度仕様が広く受け入れられ変更の必要がなくなった場合に、全体をＡＳＩＣで作成し、大量生産を行うことができる。その場合のパッケージの物理的及び電気的な仕様は、ＡＳＩＣとＦＰＧＡとの混載集積回路のものと同じにする。このようにすることで、ユーザーから見れば、このデバイスを使用するプリント回路基板の変更を行うことなく、より少ない費用で、これまでと同じようにこのパッケージを使用することができる。
【００２８】
図５を参照して具体的に説明する。図５（Ａ）乃至図５（Ｄ）は、本発明の実施形態による混載集積回路を同等の１つのＡＳＩＣに置き換える場合と、従来の様にＡＳＩＣとＦＰＧＡの２つパッケージを同等の１つのＡＳＩＣに置き換える場合とを比較して説明する図である。図５（Ａ）に示されているように、ＡＳＩＣとＦＰＧＡを１つのパッケージに納めた本発明の実施形態による混載集積回路がプリント回路基板に搭載され一般に広く使われているとする。そこで、本発明の実施形態による混載集積回路を同等のＡＳＩＣを作成し、大量生産を行ってコストを下げるとする。パッケージの物理的な仕様は、混載集積回路のものと同じなので、図５（Ａ）及び図５（Ｂ）に示されているように、単一のＡＳＩＣを混載集積回路と区別する必要はなく、プリント回路基板の生産工程はそれまでとまったく同一でよい。場合によっては、単一のＡＳＩＣで作成されており、より高速な動作が可能となっている為、クロックを変更してより高速にすることもできる。
【００２９】
これとの比較で、図５（Ｃ）に示されているように、従来の様に、ＡＳＩＣとＦＰＧＡの２つパッケージをプリント回路基板３５に搭載して使用する場合を考えれば、同様に全体をＡＳＩＣで作成し直した場合、ユーザーは、ＡＳＩＣとＦＰＧＡの２つのデバイスを使っていたのが、あらたなＡＳＩＣを１つ使うので部品代はコストダウンとなる可能性がある。しかし、図５（Ｄ）に示されているように、プリント回路基板の変更は避けられず、余分な開発費用と開発期間が必要となってしまう。
【００３０】
又、図６の様に、ＡＳＩＣとＦＰＧＡを１つのチップに集積するということも考えられるが、これは多くの欠点が多く、特殊なケースを除いて効果が期待できない。それは次の様な理由からである。まず、ＡＳＩＣにＦＰＧＡを組み込むことから、ＦＰＧＡはＡＳＩＣ技術の中でＩＰ（Intellectual property）として実装される。ＡＳＩＣの開発技術では、もともとプログラマブルな実装を想定しておらず、ＦＰＧＡは１から設計しなければならず、しかも取り扱いが異なる為に整合性の問題も生じる。又、汎用のＦＰＧＡに比較して、ＡＳＩＣへの組み込みはかえって割高となる上、ＡＳＩＣ技術で設計されたＦＰＧＡのパフォーマンスは汎用のＦＰＧＡよりも落ちる。さらに、あとで説明する図１（Ｃ）に示したＡＳＩＣのチップとをＦＰＧＡのチップを積み重ねて組み合わせて１つのパッケージとした場合と比較して、サイズはほとんど変わらない。
【００３１】
次に、本発明の実施形態による混載集積回路の１つの応用例を説明する。ここでは、暗号解読装置を本発明の実施形態による混載集積回路で実現した例を示す。
【００３２】
図７は、本発明の実施形態による混載集積回路で実現した暗号解読装置４１のブロックダイアグラムである。この暗号解読装置４１は、共通の回路基板に搭載され互いに電気的に接続されたＡＳＩＣ５１とＦＰＧＡ５３とからなっている。ＡＳＩＣ５１は、暗号処理を行うチップであり、暗号アルゴリズムのライブラリを含んだエンコーダ・デコーダ部４３と、ＤＲＡＭ４５と、Ｉ／Ｏインターフェース回路４７と、アナログ回路４９を備えている。
【００３３】
暗号アルゴリズムのライブラリは、暗号アルゴリズムを決定すれば、後で内部のロジックを変更する必要は無い。ここで、エンコーダ・デコーダ部４３は、内部にＡＬＵを含むプロセッサとなっている。ＤＲＡＭ４５は、このエンコーダ・デコーダ部４３が動作するための作業記憶領域を提供するもので、その容量が十分であれば、仕様の変更があってもＤＲＡＭ４５の変更が必要となることは無い。Ｉ／Ｏインターフェース回路４７は、ＦＰＧＡ５３とのインターフェース・プロトコルを規定するもので、正しいプロトコルで実装すれば、仕様の変更があってもＩ／Ｏインターフェース回路４７に変更が必要となることは無い。アナログ回路４９も、デジタル・アナログ信号処理を行うもので、汎用のＩＰ（Intellectual Property）を使用するので内部を変更することはしない。
【００３４】
一方、ＦＰＧＡ５３は、フラッシュ・ＦＰＧＡであり、フラッシュメモリからなる記憶素子領域を備えた汎用のＦＰＧＡである。ここでは、ＦＰＧＡ５３には、ＡＳＩＣ５１による暗号処理を制御するコントロール・ロジックが実装される。又、特に、ユーザーインターフェースが実装される。これらは、試作段階で変更を行いたい部分である。
【００３５】
本発明の実施形態による混載集積回路で実現した暗号解読装置４１では、ＦＰＧＡ５３のフラッシュメモリの余った領域（図７で斜線領域）を、暗号キーの格納領域として利用する。ＦＰＧＡ５３は汎用のＦＰＧＡなので、すべてのアレイを利用し尽くすということは普通ありえない。従って、暗号キーの格納領域の程度は確保可能である。又、この混載集積回路を利用して電子機器を製造するユーザーがＦＰＧＡ５３へ、暗号キーを書き込み、書き換え不可能な状態でプリント基板、末端のユーザーへ供給すれば暗号キーをほぼ完全に隠蔽できる。又、ＦＰＧＡ５３のフラッシュメモリの余った領域を、この混載集積回路を個別に識別するＩＤコード（シリアル番号）の格納に使用することもできる。
【００３６】
以上、本発明を実施例により詳細に説明したが、当業者にとっては、本発明が本願中に説明した実施例に限定されるものではないということは明らかである。本発明の装置は、特許請求の範囲の記載により定まる本発明の趣旨及び範囲を逸脱することなく修正及び変更態様として実施することができる。従って、本願の記載は、例示説明を目的とするものであり、本発明に対して何ら制限的な意味を有するものではない。
【００３７】
例えば、図１（Ａ）、図１（Ｂ）に示された、本発明による混載集積回路の実施形態では、ＡＳＩＣ５とＦＰＧＡ７は、セラミック基板３に並んで搭載されているが、図１（Ｃ）に示すように、ＡＳＩＣ５の上にＦＰＧＡ７を、はんだ又は金等よりなるボールを挟んで張り合わせてもよい。又、逆に、ＦＰＧＡ７の上にＡＳＩＣ５を、はんだ又は金等よりなるボールを挟んで張り合わせてもよい。これはスタックタイプと呼ぶ。又、外部端子として、図１（Ａ）に示したようなＱＦＰ（Quad Flat Packege）ではなく、図８に示したようなＢＧＡ（Ball Grid Array）としてもよい。この場合は、基板の底面に設けられた電極が外部端子となる。
【００３８】
又、上記実施形態では、１つのＡＳＩＣと１つのＦＰＧＡを組み合わせているが、３つ以上のモノリシック半導体集積回路を組み合わせて、例えば、２つのＡＳＩＣと１つのＦＰＧＡや１つのＡＳＩＣと２つのＦＰＧＡ或いはそれ以上のチップを組み合わせて、より大規模な混載集積回路を実装すると効果的な場合も考えられる。
【００３９】
【発明の効果】
以上のように、本発明による混載集積回路によれば、ＡＳＩＣとＦＰＧＡの双方の特徴を活かすことが可能である。すなわち、ＡＳＩＣとＦＰＧＡを組み合わせることによって、仕様の変更や調整が可能で、しかも十分なパフォーマンスを持った混載集積回路を提供する。即ち、設計開発期間の短縮、回路変更時の製造コストの抑制、システム仕様変更に対する柔軟性（プログラマブル）、ＦｌａｓｈタイプのＦＰＧＡを搭載する場合は、一部をＡＳＩＣを補完する不揮発性メモリーとしての活用、ＳＲＡＭタイプのＦＰＧＡを搭載する場合は、一部を一時記憶装置なＳＲＡＭとしても活用、大規模回路が１パッケージ化等が可能となる利点がある。したがって、低価格の実現、実装面積の縮小が可能となる。
【図面の簡単な説明】
【図１】本発明による混載集積回路を示し、（Ａ）が斜視図、（Ｂ）が断面図、（Ｃ）
が変形例を示す斜視図である。
【図２】本発明による混載集積回路のＦＰＧＡ７の構成を示すブロック図である。
【図３】本発明の実施形態による電子回路装置の特徴を説明する図である。
【図４】ＡＳＩＣの記憶領域を完全に省略し、それをＦＰＧＡの記憶素子で置き換えた場合の、本発明の実施形態による混載集積回路と、それと対応する従来のＡＳＩＣを比較した説明図である。
【図５】本発明の実施形態による混載集積回路を同等の１つのＡＳＩＣに置き換える場合と、従来の様にＡＳＩＣとＦＰＧＡの２つパーケージを同等の１つのＡＳＩＣに置き換える場合とを比較して説明する図である。
【図６】ＡＳＩＣとＦＰＧＡを１つのチップに集積した場合のモノリシック半導体集積回路を示す説明図である。
【図７】本発明の実施形態による混載集積回路で実現した暗号解読装置のブロックダイアグラムである。
【図８】本発明の実施形態による混載集積回路がＢＧＡ(the ball grid array)で実装された変形例を示す断面図である。
【符号の説明】
１ 混載集積回路
３、３３、３５ プリント基板
５ ＡＳＩＣ
７ ＦＰＧＡ
９ 金線ワイヤ
１１ａ〜１１ｃ、１３ａ〜１３ｃ 論理ユニット
１５ａ〜１５ｃ 記憶素子領域
２１ 混載集積回路
４１ 暗号解読装置
４３ デコーダ部
４７ インターフェース回路
４９ アナログ回路

Claims (1)

1. 電極パターンが設けられた回路基板と、前記回路基板に設けられ混載集積回路を含む複数の電子部品とからなる電子回路装置であって、
   前記混載集積回路は、表面に電極パターンが形成された共通基板と、前記共通基板に搭載されたＡＳＩＣからなる第１の半導体チップと、前記共通基板に搭載されたＦＰＧＡからなる第２の半導体チップと、前記共通基板に設けられた外部端子と、前記第１の半導体チップと前記第２の半導体チップを保護する絶縁材からなり、前記第２の半導体チップは、前記外部端子から与えられた制御信号によって電気的に書き換え可能な記憶素子を備え、基本機能を備えた基本仕様に対応する第１の回路データをこの記憶素子に格納することによって、内部の接続を変更することによって前記基本仕様にあったハードウェアを実現し、前記第１の半導体チップと前記第２の半導体チップは、前記共通基板の電極を介して、互いに信号を交換することによって前記基本仕様の動作を実現し、
   前記回路基板には更に、拡張機能を実現するための拡張電子部品を搭載する為の拡張電極パターンが設けられており、前記第２の半導体チップの記憶素子には、前記基本機能に加えて拡張機能をも含む拡張仕様に対応する第２の回路データを格納可能であり、
   前記電子回路装置は、前記拡張機能を実現するための前記拡張電子部品が搭載されている状態で且つ前記第２の半導体チップの記憶素子に前記基本仕様に加えて拡張機能にも対応する第２の回路データを格納されている状態では、前記拡張仕様に基づいて動作可能であることを特徴とする電子回路装置。

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