CN1185708C - 多芯片半导体器件和存储卡 - Google Patents

多芯片半导体器件和存储卡 Download PDF

Info

Publication number
CN1185708C
CN1185708C CNB01116669XA CN01116669A CN1185708C CN 1185708 C CN1185708 C CN 1185708C CN B01116669X A CNB01116669X A CN B01116669XA CN 01116669 A CN01116669 A CN 01116669A CN 1185708 C CN1185708 C CN 1185708C
Authority
CN
China
Prior art keywords
mentioned
chip
semiconductor
attachment plug
memory chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB01116669XA
Other languages
English (en)
Other versions
CN1318866A (zh
Inventor
佐佐木圭一
作井康司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1318866A publication Critical patent/CN1318866A/zh
Application granted granted Critical
Publication of CN1185708C publication Critical patent/CN1185708C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

对同样构成的多个半导体芯片进行叠层，构成一种多芯片半导体器件。在上述各半导体芯片内设置有自由可选电路。在该自由可选电路中设置了相当于各芯片叠层级数的熔丝，通过切断该熔丝，单独接收各芯片的芯片控制信号。

Description

多芯片半导体器件和存储卡
技术领域
本发明涉及多芯片半导体器件及存储卡，更详细地说，是涉及这样一种多芯片结构的半导体器件和存储卡，即把多块半导体存储器芯片、或者半导体存储器和逻辑电路混装在一起的半导体芯片以叠层状态组装在一起。
背景技术
数码相机的胶片媒体和便携式个人计算机用的存储器，已广泛采用存储卡。人们已知的这种存储卡，例如安装了非易失性存储器NAND型E2PROM的SSFDC(Solid-State Floppy Disk Card：固态软盘卡)，亦称智能媒体(Smart Media)。现在市场上销售装有1个或2个64兆位NAND型E2 PROM的大容量存储卡。但是，最近希望开拓多媒体等新市场，使大容量存储器件的需求日益增加，实现更大容量化。
作为实现大容量存储器件的技术之一，有一种所谓芯片穿通插头，即把连接插头设置在穿透半导体衬底(衬底)的穿通孔内，把这样形成的许多块具有这种连接插头的半导体芯片重叠起来加以组装，即可构成人们已知的多芯片半导体器件。在这种叠层的许多个半导体芯片内，通过上述芯片穿通插头从安装基板供给各种控制信号和数据，或者读出数据。但是，该技术尚存在一些有待解决的问题。
例如，在过去的平面电路板安装中，在利用4个同样结构的存储器半导体芯片来构成存储器装置时，把4个芯片控制信号(芯片启动条)分别划分开即可。但是，为了减小安装面积，在对半导体芯片叠层的情况下，必须在芯片内部分别对芯片控制信号进行分离。这意味着要制造4种芯片，从制造成本来看是不恰当的。
因此，在本发明之前，本发明人等在日本国专利申请号H10-213880(对美国申请号为09/363,031，2001年1月17日批准)中提出了一种多芯片半导体器件，其中是把许多个由元件集成的半导体芯片安装到半导体衬底中，其特征在于：在穿透半导体衬底的穿通孔内形成连接插头的这种实质上结构相同的许多个半导体芯片，重叠在一起，通过凸块来有选择地连接上述各半导体芯片的连接插头，根据上述插头的连接图形来选择已设置在上述各半导体芯片内的供选用的电路。
若采用这种构成的多芯片半导体器件，则在许多个芯片内部分别设置供选用的电路，对每个芯片有选择地形成在连接插头时所用的凸块(凸起焊点)，这样，即使相同构成的芯片，也能对每个芯片分别提供芯片控制信号。
然后，在利用这种方法时，应当把凸块有选择的连接到插头上，在用镀锡法形成焊点的情况下，每种芯片必须单独形成掩模板。并且，像转印凸块方式那样，在芯片一起进行凸块形成时，对每种芯片叠层段数必须分别更改凸块设置位置，在形成凸块时必须更换掩模板，或者必须对每个叠层级数分别设置不同的装置。就像在晶片上进行镀膜，形成凸块那样，对晶片一起进行凸块形成时，也应当对每个叠层级数分别形成位置不同的凸块，各层之间没有互换性。
这样，先申请的技术，虽然即使对同样构成的芯片进行叠层也能分别提供芯片控制信号，能降低制造成本，但是，从提高生产效率和进一步降低制造成本来看，尚有改进的余地。
如上所述，过去的多芯片半导体器件和存储卡，虽然对同样构成的芯片进行叠层，也能分别提供芯片控制信号，降低制造成本，但是，从提高生产效率和进一步降低制造成本来看，尚有改进的余地。
发明内容
所以，本发明的目的在于提供一种多芯片半导体器件及一种存储卡，能提高生产效率和进一步降低制造成本。
根据本发明一个方面，一种多芯片半导体器件，具有凸块和通过所述凸块而叠层的多个半导体芯片，上述多个半导体芯片每个具有：集成了元件的半导体衬底，和形成在穿透上述半导体衬底的穿通孔内的连接插头，上述多个半导体芯片的连接插头通过上述凸块来连接，其特征在于：上述多个半导体芯片各自包括熔丝部分，设置在上述连接插头和凸块之间，通过有选择地将其切断，对上述连接插头和凸块进行电连接和分离。
若采用上述结构的多芯片半导体器件，则利用相同的工艺来制作相同结构的半导体芯片，在经过检验合格的半导体芯片中，对相当于各叠层级数的芯片识别信号所对应的熔丝进行熔断，即可识别各芯片的芯片地址。因此，与制作各叠层互不相同的半导体芯片时相比较，能提高生产效率，降低制造成本。
而且，因为不需要在连接插头上有选择的形成凸块，所以，不需要对每个叠层的芯片分别形成掩模板，不需要对每个芯片叠层级数分别更改凸块的设置位置。因此，不需要更换掩模，也不需要对每个叠层级分别设置装置。其结果是，能够改进作为本发明的前提的本发明人等提出的日本国专利申请号H 10-213880(对美国申请号09/363,031)所公开的技术，能提高生产效率和进一步降低制造成本。
并且，在半导体芯片为多芯片的情况下，即使不一定进行全位(全模块)动作的芯片，也是根据能动作的存储容量来有选择地进行熔丝断开，在叠层的各半导体芯片之间进行芯片地址的分配，这样能规定叠层片的总存储容量，所以，能提高合格率。
尤其像非易失性存储器芯片那样，在使用用途要求小型化的装置中，效果明显，适用性强。
根据本发明另一方面，一种存储卡，具有凸块和通过所述凸块而叠层的实质结构相同的多个半导体存储器芯片，上述多个半导体存储器芯片每个具有集成了元件的半导体衬底，和形成在穿透上述半导体衬底的穿通孔内的连接插头，上述多个半导体存储器芯片的连接插头通过凸块来连接，并封装成卡片状外壳；其特征在于：上述多个半导体存储器芯片每个包括：设置在上述连接插头和凸块之间，通过有选择地切断来指定地址分配的熔丝部分；上述卡片状外壳具有通过上述连接插头、上述熔丝部分和上述凸块与上述半导体存储器芯片进行信号传输的端子；所述凸块，在上述多个半导体存储器芯片之间具有实质上相同的图形。
若采用上述构成的存储卡，则可形成一种具有上述多芯片半导体器件的全部优点的存储卡。
附图说明
图1说明按照本发明第1实施例的多芯片半导体器及存储卡，这是对SSFDC(存储卡)的卡片状外壳进行透视，以表示其内部结构概要的斜视图。
图2说明按照本发明第1实施例的多芯片半导体器件和存储卡，这是一种模式断面图，它表示为了有选择地连接图1所示的SSFDC中的各半导体存储器芯片所用的熔丝切断后的连接图形。
图3说明按照本发明第1实施例的多芯片半导体器件和存储卡，这是放大表示图1和2所示的各半导体存储器芯片的连接插头和熔丝部分的断面图。
图4说明按照本发明第1实施例的多芯片半导体器件和存储卡，该电路图表示与图3所示的熔丝部分有关的上述图1和2所示的半导体存储器芯片中的一部分的具体电路构成。
图5说明按照本发明第2实施例的多芯片半导体器件和存储卡，它是表示对许多个半导体存储器芯片进行叠层的状态的侧面图。
图6是表示4个半导体存储器芯片之间存储容量分配相同的情况下的例子模式图。
图7是表示4个半导体存储器芯片之间存储容量分配不同时的例子的模式图。
图8详细说明在许多个芯片之间进行冗余技术处理的例子，这是抽出表示芯片的存储单元部附近的主要部分的方框图。
图9详细说明在许多个芯片之间进行冗余技术处理的例子，这是表示对4个芯片进行叠层的情况的模式图。
图10说明按照本发明第3实施例的多芯片半导体器件和存储卡，这是说明第3实施例的概念的模式图。
图11说明按照本发明第3实施例的多芯片半导体器件和存储卡，表示实现芯片地址的加法运算动作所用的具体电路构成，是把被叠层的各E2 PROM的主要部分抽出来以表示概要构成的方框图。
图12是表示图11所示的电路的输出入控制电路的具体构成例的方框图。
具体实施方式
本发明是以上述本发明人等提出的日本专利申请号H 10-213880(向美国申请的号为09/363,031，2001年1月17日批准)中公开的技术为前提，对其进行了改进。
[第1实施例]
图1～图4分别说明按照本发明第1实施例的多芯片半导体器件和存储卡，图1是对SSFDC(存储卡)的卡片状外壳进行透视，以表示内部结构的斜视图，图2是利用模式来表示熔丝切断后的连接图形，该图形用于有选择地连接图1所示的SSFDC中的各半导体存储器芯片；图3是放大表示图1和2所示的各半导体存储器芯片的连接插头和熔丝部分的断面图，图4是表示与上述图3所示的熔丝部分有关的上述图1和2所示的各半导体存储器芯片中的一部分的具体电路构成的电路图。
如图1所示，在该SSFDC(固态软盘卡)11中以叠层状态安装了4个半导体存储器芯片，例如NAND型E2 PROM芯片12-1～12-4。各芯片12-1～12-4均为相同的结构。NAND型E2 PROM的电源电压、控制信号、地址和输入数据等，通过SSFDC 11的表面端子13-1～13-4(表示一部分)，输入到各NAND型E2 PROM芯片12-1～12-4内，并且，输出数据等被输入到SSFDC 11的外部。
如图2所示，各芯片12-1～12-4上分别形成芯片穿通插头(连接插头)14-1～14-7，各芯片12-1～12-4的对应位置的芯片穿通插头14-1～14-7在相邻的芯片之间分别通过焊料凸块18-1～18-7进行共同的电接触。即焊料凸块18-1～18-7在各芯片12-1～12-4之间形成相同的图形。
并且，在上述SSFDC 11的表面端子13-1～13-4上所连接的端子(一部分)13a～13e上，分别供给接地电压Vss、第1芯片选择信号 CE1、第2芯片选择信号 CE2、第3芯片选择信号 CE3以及第4芯片选择信号 CE4。
在上述各芯片12-1～12-4上如图3所示，分别形成连接插头CP和熔丝部分FP。连接插头CP由以下两部分构成：一部分是在芯片(半导体衬底)12上的穿通孔的侧壁上所形成的绝缘膜14A；另一部分是以埋入方式形成在上述穿通孔内，利用上述绝缘膜14A来和半导体衬底12进行电隔离的导电性穿通插头(芯片穿通插头)14B。
上述熔丝部分FP设置在上述连接插头CP和焊料凸块18之间的绝缘膜15中，该熔丝部分FP，其构成部分包括：用于形成焊料凸块18的焊盘16、熔丝20、以及通过上述熔丝20来对上述焊盘16和上述芯片穿透插头14进行电气连接的布线17等。并且，根据是否切断上述熔丝20来进行控制，决定是否对芯片穿通插头14和焊料凸块18进行电连接，换言之，在被叠层的芯片中决定是否从位于下层的芯片向位于上层的芯片传送信号。
在图2中在通过该熔丝切断而切断了芯片穿通插头14和焊料凸块18的电连接的这些部分的芯片穿通插头上，标注“×”标记，用模式方法来表示。也就是说，在芯片12-4中，与 CE1～ CE3、信号端子A、B、C相对应的位置的熔丝20被切断；在芯片12-3中，与 CE1、 CE2、信号端子BC相对应的位置的熔丝20被切断；在芯片12-2中，与 CE1、信号端子C相对应的位置的熔丝20被切断。
这样，向半导体芯片12-1内供应接地电压Vss作为信号A、B、C，供应 CE1、 CE2、 CE3、 CE4作为芯片选择信号。向半导体芯片12-2内供应接地电压Vss作为信号A、B，供应 CE2、 CE3、 CE4作为芯片选择信号。并且，向半导体芯片12-3内供应接地电压Vss作为信号A，供应 CE3、CE4作为芯片选择信号。另外，向半导体芯片12-4内不供应信号A、B、C，而供应CE4作为芯片选择信号。
图4所示的电路是可任意选用的电路，它用于检测是否用信号A、B、C、 CE1、 CE2、 CE3、 CE4来选择了半导体存储器芯片12-1～12-4中的某一个，对被选择的芯片进行激活。该任意选用电路由熔丝20-1～20-3(与图3的熔丝20相对应)、电阻21-1～21-3、反相电路22-1～22-15、3输入“与非”电路23-1～23-4、2输入“与非”电路24-1～24-4、以及4输入“非或”电路25等构成，利用电源电压Vcc和接地电位Vss之间的电压来进行动作。
在供给信号A、B、C的焊盘16-1、16-2、16-3(与图2的芯片穿通插头14-1、14-2、14-3上的焊盘16相对应)和接地电位Vss之间，分别设置熔丝20-1、20-2、20-3。在不切断熔丝的情况下，施加接地电位Vss，在切断熔丝的情况下是断开状态。在上述各焊盘16-1、16-2、16-3和电源电位Vcc之间，分别连接高阻值的电阻21-1、21-2、21-3。并且，在上述各焊盘16-1、16-2、16-3上分别连接反相电路22-1、22-2、22-3的输入端，这些反相电路22-1、22-2、22-3的输出端被连接在“与非”电路23-1的输入端上。在上述各焊盘16-1、16-2上分别连接反相电路22-4、22-5的输入端，这些反相电路22-4、22-5的输出端和上述焊盘16-3被连接在“与非”电路23-2的输入端上。在上述焊盘16-1上连接反相电路22-6的输入端，该反相电路22-6的输出端和上述焊盘16-2、16-3被连接在“与非”电路23-3的输入端上。另外，上述焊盘16-1、16-2、16-3被连接在“与非”电路23-4的输入端上。
在上述“与非”电路23-1的输出端上连接反相电路22-7的输入端，该反相电路22-7的输出端被连接到“与非”电路24-1的一边输入端上。在上述“与非”电路24-1的另一输入端上连接一种用于输入芯片选择信号 CE1的焊盘16-4。并且，在上述“与非”电路23-2的输出端上连接反相电路22-8的输入端，该反相电路22-8的输出端被连接到“与非”电路24-2的一边的输入端上。在上述“与非”电路24-2的另一边的输入端上连接一种用于输入芯片选择信号 CE2的焊盘16-5。同样，在上述“与非”电路23-3的输出端上连接反相电路22-9的输入端，该反相电路22-9的输出端被连接到“与非”电路24-3的一个输入端上。在上述“与非”电路24-3的另一输入端上连接一种用于输入芯片选择信号 CE3的焊盘16-6。另外，在上述“与非”电路23-4的输出端上连接反相电路22-10的输入端，该反相电路22-10的输出端被连接在“与非”电路24-4的一个输入端上。在上述“与非”电路24-4的另一输入端上连接一种用于输入芯片选择信号 CE4的焊盘16-7。
在上述“与非”电路24-1～24-4的输出端上连接反相电路22-11～22-14的输入端，这些反相电路22-11～22-14的输出端被分别连接在“非或”电路25的输入端上。并且，在该“非或”电路25的输出端上连接反相电路22-15的输入端，从该反相电路22-15的输出端获得芯片选择信号 CE。
在此，上述反相电路22-11的逻辑输出为 A、 B、 C、 CE1；上述反相电路22-12的逻辑输出为 A、 B、 C、 CE2；上述反相电路22-13的逻辑输出为 A、B、C、 CE3；上述反相电路22-14的逻辑输出为A、B、C、CE4。
而且，上述电阻21-1～21-3可以采用沟道宽度W小、沟道长度L长的MOS晶体管。或者把许多个MOS晶体管的电流通路串联连接起来而构成。其原因是在通过焊料凸块18-1～18-3进行接地时，能减小从电源电压Vcc向接地电压Vss正常流动的穿通电流。因此，例如，上述电阻21-1～21-3分别采用对电流通路进行串联连接的5个P沟道型MOS晶体管，对其栅极进行接地。
根据图4的电路，熔丝20-1、20-2、20-3未切断，信号A、B、C全部为接地电压Vss的芯片，即图2的芯片12-1由第1芯片选择信号 CE1来进行控制，进行激活。并且，熔丝20-1、20-2未被切断，信号A、B均为接地电压Vss，而且熔丝22-3被切断，信号C为电源电压Vcc的芯片，即图2的芯片12-2由第2芯片选择信号 CE2进行控制，进行激活。熔丝20-1未被切断，信号A为接地电位Vss而且熔丝20-2、20-3被切断，信号B、C均为电源电压Vcc的芯片，即图2的芯片12-3，由第3芯片选择信号 CE3进行控制，进行激活。再有，熔丝20-1、20-2、20-3被切断，信号A、B、C全部为电源电压Vcc的芯片，即图2的芯片12-4由第4芯片选择信号 CE4进行控制，进行激活。这些情况均统一归纳示于表1内。
表1
    A     B     D      CE     芯片
    Vss(0)     Vss(0)     Vss(0)      CE1   芯片12-1
    Vss(0)     Vss(0)     Vcc(1)      CE2   芯片12-2
    Vss(0)     Vcc(1)     Vcc(1)      CE3   芯片12-3
    Vss(1)     Vcc(1)     Vcc(1)      CE4   芯片12-4
在表1中，Vss(O)表示熔丝20-1～20-3未被切断，对应的焊盘16-1～16-3中的某一个被接地的情况。并且，Vcc(1)表示熔丝20-1～20-3被切断，焊盘16-1～16-3中的某一个通过高阻值电阻21-1～21-3被加偏压，即电源电压Vcc的状态。在把熔丝20-1～20-3全部切断时，这些焊盘通过电阻21-1～21-3被加偏压，即电源电压Vcc。因此，根据是否切断熔丝部分，即可设定信号A、B、C的电平，根据是否切断熔丝部分，即可自由选择半导体存储器芯片12-1～12-4。
而且，当假定叠层的半导体存储器芯片数为n时，如果至少设置(n-1)个芯片穿通插头，那么即可分配n个半导体存储器芯片之间的芯片地址。
如果采用这种构成，那么就对相同结构的许多个半导体存储器芯片进行叠片，安装到卡片状的外壳内，所以不需要制造许多种不同结构的半导体存储器芯片，能对全部半导体存储器芯片进行相同的测试，也不需要考虑叠层的顺序，所以能降低制造成本。
并且，不需要有选择地把凸块连接到插头上，根据是否切断叠层的半导体存储器芯片上所设置的熔丝部分，即可指定许多个半导体存储器芯片之间的芯片地址分配。在利用镀锡方法来形成凸块时，不需要对每个芯片分别形成掩模板。并且，像转印凸块方式那样，在芯片一起进行凸块形成的情况下，当形成凸块时需要更换掩模板。也不需要对各个叠层级分别设置装置。像在晶片上进行镀膜，形成凸块时那样，在对晶片一起形成凸块的情况下，也不需要对各叠层分别形成位置不同的凸块。其结果，能提高生产效率，进一步降低制造成本。
再者，因为对许多个半导体存储器芯片进行叠层安装，所以，卡片的平面面积小，而且通过焊料凸块等金属凸块来对许多个半导体存储器芯片进行叠层，所以能得到厚度较薄的存储卡。
[第2实施例]
该第2实施例是对叠层的许多个半导体存储器芯片整体进行冗余技术处理。现利用图5至图9来说明这种多芯片半导体器件和存储卡的冗余技术。
首先，对已形成的半导体存储器芯片进行鉴定，当存在不合格单元和不合格块时，把冗余熔丝等切断，置换成备用单元和备用块，使存储容量相同。并且，如上述第1实施例中说明的那样，根据各芯片12-1～12-4的叠层级数，有选择地切断那些介于芯片穿通插头和焊料凸块之间的熔丝，制成与叠层级数相对应的连接图形。然后，如图5所示，通焊料凸块8-1、8-2……把相同构成的半导体存储器芯片12-1～12-4重叠放置到安装基板19上进行安装。
在此情况下，通常，如图6所示，存储容量的分配在各芯片12-1～12-4之间是完全同等的，已叠层的芯片12-1～12-4在冗余处理后例如具有256兆位容量，那么，在叠层后就变成1千兆位存储容量的存储器，各芯片12-1～12-4分别具有25％的存储容量。
在本实施例中，在进行芯片鉴定和熔丝切断后进行不合格单元和不合格块的补救时，对存储器地址进行分配，以便在4个芯片12-1～12-4之间使存储器地址的分配互相融通，能使整个器件作为1个兆位的存储器使用。
也就是说，如图7所示，例如在芯片12-1的能工作的存储容量为300兆位的情况下，为使其全部进行工作，利用熔丝切断等方法来修正电路，全部分配地址。这样一来，芯片12-1的存储容量变成1千兆位中的约30％。并且，在芯片12-2的能工作的存储容量为212兆位的情况下，能利用1千兆位中的约20％。
芯片12-3、12-4也同样进行处理(在图7中表示256兆位的情况)，即可使在单个芯片中因不合格的过多，本来不得不作为废品加以报废的芯片12-2也能得到利用。并且，因为在许多个芯片之间可以共用冗余用的存储单元块，所以，也可以减少冗余用的存储单元块，通过积极利用这些单元块，用4个芯片即可实现1千兆位以上的大容量存储器。
以下利用图8和图9，详细说明用上述4个芯片12-1～12-4整体来进行冗余处理的例子。如图8所示，在各芯片12内设置存储单元阵列MCA和行译码器RD，存储单元阵列MCA由m个存储单元块BA1～BAm构成，与这些存储单元块BA1～BAm相对应，设置了行译码器部RD1～RDm。在各行译码器部RD1～RDm中设置了冗余用的熔丝，当通过地址总线AB而输入的行地址与不良地址一致时，通过熔丝切断来修正电路，把对应的存储单元块作为非选择，置换成冗余用的存储块，进行选择。
在图9所示的构成中，在芯片12-1的存储单元块BA4～BAm不合格的情况下，用通常的冗余技术不能补救缺陷过多的状态，不得不把该芯片12-1作为废品加以报废。但是，在本实施例中，可以把包括其他芯片12-1～12-3的冗余块在内的全部的块地址BB1～BBm、BC1～BCm、BD1～BDm作为上述废品块BA4～BAm的地址进行分配，可以把地址BA1～BA3、BB1～BBm、BC1～BCm以及BD1～BDm分别作为1～(3+m+m+m)块的存储容量的多芯片半导体器件或存储卡进行补救。
即使能工作的存储容量小，本来被作为废品而报废的芯片也能利用，所以，能提高产品合格率。
而且，在上述第2实施例中，以对4个半导体存储器芯片进行叠层的情况为例进行了说明，但在叠层的芯片数多的情况下，也能把这种观点从存储单元块扩大应用到芯片方面进行冗余处理。即也可以对备用芯片进行叠层，把发生故障的芯片置换成备用芯片以便使用。尤其，随着半导体储器容量的增大，测试时间过长已成为一项难题，于是，不是在各个芯片全部测试完毕后再进行安装，而是在部分测试结束后就进行安装并立即发货。或者在安装后再次进行测试，当芯片被发现不合格时，禁止使用该不合格芯片，改用上述备用芯片。在有不合格芯片的状态下就发货的情况下，只要让用户能选择备用芯片来代替不合格芯片即可。
切换上述芯片地址有许多方法，例如，切换装有芯片的安装基板上的布线；或者在叠层的芯片的最上层设置备用芯片，根据是否切断该备用芯片内的熔丝来切换芯片地址；或者通过外部输入等方法来切换从芯片地址销输入的芯片地址。
[第3实施例]
以下参照图10～12，详细说明按照本发明第3实施例的多芯片半导体器件和存储卡。在上述第1和第2实施例中说明了根据是否切断熔丝来指定芯片叠层级数。但在该第3实施例中，芯片地址根据叠层级数来依次进行加法运算(也可以用减法等其他运算处理方法)，识别芯片地址，由半导体存储器芯片本身来识别本芯片叠层级数。
如图10所示，由各半导体存储器芯片12的芯片穿通插头14进行输入的芯片地址AI0～AI4，在该芯片12内部所形成的叠层级数识别电路中进行加法运算，作为从焊料凸块18向下一级的芯片地址AO0～AO4进行输出。
被输入的芯片地址AI0～AI4、以及被输出的芯片地址AO0～AO4的关系用2进制数表示如下：
AO0＝AI0+1
AO1＝AI1+AI0
AO2＝AI2+AI1
AO3＝AI3+AI2
AO4＝AI4+AI3
每当叠层级数增加时，被输出的芯片地址AO0～AO4就发生变化，所以把该信号送入芯片12内，由叠层级数识别电路进行识别。这样，不使用熔丝切断法，就可以对芯片本身的叠层级数进行自我识别。
而且，在上述图10所示的衬底12内形成了其他信号用的凸块和插头，但为了简化说明，将其省略。
图11和12分别用于说明为实现上述芯片地址的加法运算动作所用的具体电路构成，图11是表示E2 PROM概要构成的方框图，图12是表示上述图11所示的电路中的输出入控制电路的构成例的电路图。
该E2 PROM具有：存储单元阵列30、读出放大器31、数据寄存器32、列译码器33、列地址缓冲器34、行译码器35、行地址缓冲器36、控制电路37、指令寄存器38、地址寄存器39、状态寄存器40、高压发生电路41、动作逻辑控制电路42、输出入控制电路43、以及表示设备的准备就绪状态和工作中状态的寄存器44等。
上述存储单元阵列30被分割成许多个块，在各块中存储单元被排列成矩阵。存储单元阵列30中的存储单元的行由行译码器35来进行选择；存储单元的列由列译码器33进行指定。由上述行译码器35和列译码器33选择出的存储单元的数据被供给到读出放大器31内进行读出和放大，被供给到数据寄存器32内进行闩锁，从数据寄存器32通过输出入控制电路43进行读出。
另一方面，被输入到上述输出入控制电路43内的写入数据，被供给到数据寄存器32内进行闩锁。被闩锁在该数据寄存器32内的数据通过读出放大器31被写入到由上述行译码器35和列译码器33选择的存储单元内。
地址信号通过地址寄存器39被供给到行地址缓冲器36和列地址缓冲器34内。然后，被供给到行地址缓冲器36内的行地址再被供给到行译码器35内进行译码；被供给到列地址缓冲器34内的列地址由列译码器33进行译码。
向上述动作逻辑控制电路42内输入各种控制信号(芯片控制信号 CE、指令闩锁启动信号CLE、地址闩锁启动信号ALE、写启动信号 WE、读启动信号RE、写保护信号 WP等)，分别向控制电路37和输出入控制电路43内供给控制信号。
从输出入销I/O1～I/Om向上述输出入控制电路43内输入地址信号、数据和指令等，地址信号供给到地址寄存器39内；数据供给到数据寄存器32内；指令供给到指令寄存器38内。并且，芯片地址从芯片地址销供给到该输出入控制电路43内，对该芯片地址进行识别，由该半导体存储器芯片本身来识别本芯片叠层级数。然后，对该芯片地址进行加法运算后的信号，被供给到重叠在下一级(上层)的芯片地址销上。
被供给到上述指令寄存器38内的指令再被送到控制电路37内，由该控制电路37来控制读出放大器31、数据寄存器32、列译码器33、行译码器35、状态寄存器40、高压发生电路41、以及指示器件就绪和工作中的状态的寄存器44等。
上述状态寄存器40根据从上控制电路37供给的信号来控制输出入控制电路43。
上述高压发生电路41把电源电压作为电平漂移(升压)，把写入用的高压供给到上述行译码器35、存储单元阵列30和读出放大器31等内。
再有，上述寄存器44根据控制电路37的输出信号来指示该芯片的就绪和工作中状态，根据被寄存器44闩锁的数据来对晶体管45进行通/断控制，以此来输出信号R/( B)。
图12表示图11所示的电路中的输出入控制电路43的构成例。该电路43由电路构成与过去相同的输出入控制电路51、叠层级数识别电路52和一致检测电路53构成。上述叠层级数识别电路52例如由累积电路(计数器)构成，对从芯片地址销输入的芯片地址A10～A14按上述方法进行加法运算，生成芯片地址AO0～AO4，供给到叠层级数识别电路52内，同时供给到下一级的芯片地址销上。
并且，若在上述一致控制电路53中检测出从I/O销输入的芯片地址和在上述叠层级数识别电路52内生成的芯片地址是一致的，则该一致检测电路53的输出信号被供给到动作逻辑控制电路42或控制电路37内，该芯片能工作。
也就是说，例如在用一致检测电路53的输出信号来控制动作逻辑控制电路42的情况下，若在一致检测电路53中检测不出芯片地址的一致性，则禁止向动作逻辑控制电路42内输送各种控制信号，该芯片不能工作。并且，若在一致检测电路53中检测出芯片地址的一致性，则向动作逻辑控制电路42内输送各种控制信号，进行与这些控制信号相对应的动作。
另一方面，在利用一致检测电路53的输出信号来对控制电路37进行控制的情况下、若一致检测电路53不能检测出芯片地址的一致性，则利用该控制电路37来控制读出放大器31、数据寄存器32、列译码器33、行译码器35、状态寄存器40、高压发生电路41以及指示器件就绪和工作中状态的寄存器44等，使它们停止工作，该芯片实质上不工作。并且，若在一致检测电路53中检测出芯片地址一致性，则利用该控制电路37来控制读出放大器31、数据寄存器32、列译码器33、行译码器35、状态寄存器40、高压发生电路41和寄存储44等，使其进行通常的工作。
若采用这种构成，则必须使用熔丝切断法来识别叠层级数，所以，对同样构成的许多芯片进行叠层即可，也不需要对每个叠层级进行芯片划分，不需要熔丝切断工序和芯片划分工序。因此，能缩减制造工序，提高生产效率，进一步降低制造成本。
而且，本发明并非仅限于上述第1至第3实施例，在不脱离本发明宗旨的范围内可以对实施方法进行各种变形和更改。例如，上述第1和第2实施例中所用的熔丝，不言而喻也可以采用不是单纯熔丝的非熔丝或电非熔丝等。并且，在上述第3实施例中，对于被输入的芯片地址和被输出的芯片地址的关系，以2进制加法运算的情况为例进行了说明。但是，不一定要采用加法运算，也可以在芯片内设置一种对每个叠层级数能得到不同输出信号的电路。
如上所述，若采用本发明，则可获得能提高生产效率和降低制造成本的多芯片半导体器件和存储卡。

Claims (19)

1.一种多芯片半导体器件，具有凸块和通过所述凸块而叠层的多个半导体芯片，
上述多个半导体芯片每个具有：集成了元件的半导体衬底，和形成在穿透上述半导体衬底的穿通孔内的连接插头，
上述多个半导体芯片的连接插头通过上述凸块来连接，
其特征在于：上述多个半导体芯片各自包括熔丝部分，设置在上述连接插头和凸块之间，通过有选择地将其切断，对上述连接插头和凸块进行电连接和分离。
2.如权利要求1所述的多芯片半导体器件，其特征在于：
上述连接插头的构成部分包括：形成在上述半导体衬底上的穿通孔侧壁上的第1绝缘膜、以及埋入在上述穿通孔内形成的，依靠上述第1绝缘膜与上述半导体衬底进行电隔离的导电性穿通插销，
上述熔丝部分的构成部分包括：形成在上述半导体衬底上的第2绝缘膜；其形成位置与上述第2绝缘膜上的上述连接插头相对应，其上面形成凸块的焊盘；形成在上述第2绝缘膜中的熔丝；以及通过上述熔丝使上述焊盘和上述穿通插销进行电连接的布线。
3.如权利要求1所述的多芯片半导体器件，其特征在于：通过有选择地切断上述熔丝部分来指定上述各半导体芯片的芯片地址。
4.如权利要求1所述的多芯片半导体器件，其特征在于：当叠层的上述半导体芯片数为n时，n为2以上的整数，在各个上述半导体芯片上至少设置n-1个上述连接插头，在上述各连接插头上设置上述熔丝部分。
5.如权利要求1所述的多芯片半导体器件，其特征在于：当叠层的半导体芯片数为n时，n为2以上的整数，在上述各个半导体芯片上设置n-1个第1连接插头和n个第2连接插头，在上述各第1连接插头上设置上述熔丝部分。
6.如权利要求5所述的多芯片半导体器件，其特征在于还具有可选电路，该电路分别设置在上述许多个半导体芯片中，根据上述熔丝部分是否被切断来检测是否选择了上述半导体芯片中的某一个，对被选择的半导体芯片进行激活。
7.如权利要求6所述的多芯片半导体器件，其特征在于：上述自由可选电路根据上述各熔丝部分是否被切断，来判断是否根据上述n-1个第1连接插头上所供给的信号、以及经过上述n个第2连接插头而输入的第1至第n芯片启动信号而选择了已形成该自由可选电路的半导体芯片，当判断为已被选择时，对形成该自由可选电路的半导体芯片进行激活。
8.如权利要求1所述的多芯片半导体器件，其特征在于：上述各半导体芯片分别是非易失性的存储器芯片。
9.如权利要求8所述的多芯片半导体器件，其特征在于：上述叠层安装的多个非易失性存储器芯片分别共用冗余用的存储单元块。
10.如权利要求8所述的多芯片半导体器件，其特征在于：在上述叠层安装的多个非易失性存储器芯片中互相通融存储地址分配，在许多个非易失性存储器芯片中进行存储地址分配。
11.一种存储卡，具有凸块和通过所述凸块而叠层的实质结构相同的多个半导体存储器芯片，
上述多个半导体存储器芯片每个具有集成了元件的半导体衬底，和形成在穿透上述半导体衬底的穿通孔内的连接插头，
上述多个半导体存储器芯片的连接插头通过凸块来连接，并封装成卡片状外壳，
其特征在于：
上述多个半导体存储器芯片每个包括：设置在上述连接插头和凸块之间，通过有选择地切断来指定地址分配的熔丝部分；
上述卡片状外壳具有通过上述连接插头、上述熔丝部分和上述凸块与上述半导体存储器芯片进行信号传输的端子；
所述凸块，在上述多个半导体存储器芯片之间具有实质上相同的图形。
12.如权利要求11所述的存储卡，其特征在于：上述连接插头的构成部分包括：形成在上述半导体衬底上的穿通孔侧壁上的第1绝缘膜、以及埋入在上述穿通孔内形成的，利用上述第1绝缘膜来与上述半导体衬底进行电隔离的导电性穿通插头；
上述熔丝部分的构成部分包括：形成在上述半导体衬底上的第2绝缘膜；其形成位置与上述第2绝缘膜上的上述连接插头相对应，其上面形成凸块的焊盘；形成在上述第2绝缘膜中的熔丝；以及通过上述熔丝对上述焊盘和上述穿通插头进行电连接的布线。
13.如权利要求11所述的存储卡，其特征在于：通过有选择地切断上述熔丝部分来指定上述半导体存储器芯片的芯片地址分配。
14.如权利要求11所述的存储卡，其特征在于：当叠层的上述半导体存储器芯片数为n时，n为2以上的整数，在各个上述半导体存储器芯片上至少设置n-1个上述连接插头，在上述各连接插头上设置上述熔丝部分。
15.如权利要求11所述的存储卡，其特征在于：当叠层的半导体存储器芯片数为n时，n为2以上的整数，在上述各半导体存储器芯片上设置n-1个第1连接插头和n个第2连接插头，在上述各第1连接插头上设置上述熔丝部分。
16.如权利要求15所述的存储卡，其特征在于：还具有这样一种自由可选电路，即分别设置在上述许多半导体存储器芯片中，用于根据是否切断了上述熔丝部分来检测是否选择了上述半导体存储器芯片中的某一个并对被选择的半导体存储器芯片进行激活。
17.如权利要求16所述的存储卡，其特征在于：上述自由可选电路根据是否切断了上述各熔丝部分来判断是否根据供给到上述n-1个第1连接插头上的信号、以及经过上述n个第2连接插头而被输入的第1至第n芯片启动信号已选择了形成有该自由可选电路的半导体存储器芯片，当判断为已被选择时，对形成有该自由可选电路的半导体存储器芯片进行激活。
18.如权利要求11所述的存储卡，其特征在于：上述叠层安装的许多个半导体存储器芯片分别共用冗余用的存储单元块。
19.如权利要求11所述的存储卡，其特征在于：在上述叠层安装的许多个半导体存储器芯片中，使存储地址的分配互相通融，在许多个半导体存储器芯片中进行存储地址的分配。
CNB01116669XA 2000-04-20 2001-04-20 多芯片半导体器件和存储卡 Expired - Fee Related CN1185708C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP119981/2000 2000-04-20
JP2000119981A JP3779524B2 (ja) 2000-04-20 2000-04-20 マルチチップ半導体装置及びメモリカード

Publications (2)

Publication Number Publication Date
CN1318866A CN1318866A (zh) 2001-10-24
CN1185708C true CN1185708C (zh) 2005-01-19

Family

ID=18630875

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB01116669XA Expired - Fee Related CN1185708C (zh) 2000-04-20 2001-04-20 多芯片半导体器件和存储卡

Country Status (5)

Country Link
US (1) US6624506B2 (zh)
JP (1) JP3779524B2 (zh)
KR (2) KR100438883B1 (zh)
CN (1) CN1185708C (zh)
TW (1) TW486820B (zh)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
JP3895987B2 (ja) * 2001-12-27 2007-03-22 株式会社東芝 半導体装置およびその製造方法
KR100608348B1 (ko) * 2002-07-11 2006-08-09 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
JP3828473B2 (ja) * 2002-09-30 2006-10-04 株式会社東芝 積層型半導体装置及びその製造方法
US7042065B2 (en) * 2003-03-05 2006-05-09 Ricoh Company, Ltd. Semiconductor device and method of manufacturing the same
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100618838B1 (ko) * 2004-06-24 2006-09-01 삼성전자주식회사 상하 연결 능력을 개선할 수 있는 스택형 멀티칩 패키지
US7462925B2 (en) * 2004-11-12 2008-12-09 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using via to provide interconnection
US7400047B2 (en) * 2004-12-13 2008-07-15 Agere Systems Inc. Integrated circuit with stacked-die configuration utilizing substrate conduction
JP4250154B2 (ja) * 2005-06-30 2009-04-08 新光電気工業株式会社 半導体チップ及びその製造方法
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
US7826243B2 (en) * 2005-12-29 2010-11-02 Bitmicro Networks, Inc. Multiple chip module and package stacking for storage devices
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
KR100694424B1 (ko) * 2006-02-17 2007-03-12 주식회사 하이닉스반도체 멀티 칩 패키지 장치 및 그 형성 방법
JP4828251B2 (ja) * 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
US7474005B2 (en) * 2006-05-31 2009-01-06 Alcatel-Lucent Usa Inc. Microelectronic element chips
JP5087870B2 (ja) 2006-07-12 2012-12-05 富士通セミコンダクター株式会社 半導体メモリ、コントローラおよび半導体メモリの動作方法
JP4791924B2 (ja) * 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
KR100832845B1 (ko) 2006-10-03 2008-05-28 삼성전자주식회사 반도체 패키지 구조체 및 그 제조 방법
KR100800486B1 (ko) * 2006-11-24 2008-02-04 삼성전자주식회사 개선된 신호 전달 경로를 갖는 반도체 메모리 장치 및 그구동방법
KR100875955B1 (ko) 2007-01-25 2008-12-26 삼성전자주식회사 스택 패키지 및 그의 제조 방법
DE102007007566B4 (de) * 2007-02-15 2012-08-23 Qimonda Ag Halbleiter-Bauelement-System, Speichermodul und Verfahren zum Betreiben eines Halbleiter-Bauelement-Systems
JP2009003991A (ja) * 2007-06-19 2009-01-08 Toshiba Corp 半導体装置及び半導体メモリテスト装置
KR100871381B1 (ko) * 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
KR100909969B1 (ko) 2007-06-28 2009-07-29 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
US7633785B2 (en) 2007-07-10 2009-12-15 Samsung Electronics Co., Ltd. Semiconductor memory device and method of generating chip enable signal thereof
US7760533B2 (en) * 2007-10-02 2010-07-20 Micron Technology, Inc. Systems, methods and devices for arbitrating die stack position in a multi-bit stack device
JP5557419B2 (ja) * 2007-10-17 2014-07-23 スパンション エルエルシー 半導体装置
JP2009129498A (ja) * 2007-11-22 2009-06-11 Toshiba Corp 半導体記憶装置
JP5605978B2 (ja) * 2008-02-26 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 積層メモリ
US7847626B2 (en) * 2008-03-04 2010-12-07 Micron Technology, Inc. Structure and method for coupling signals to and/or from stacked semiconductor dies
EP2099031A1 (fr) * 2008-03-07 2009-09-09 Axalto S.A. Procédés pour fabriquer un empilement de circuits mémoire et pour adresser un circuit mémoire, empilement et dispositif correspondants
JP2009266258A (ja) * 2008-04-22 2009-11-12 Hitachi Ltd 半導体装置
KR101001635B1 (ko) * 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
KR20100135091A (ko) 2009-06-16 2010-12-24 삼성전자주식회사 적층형 반도체 장치 및 이를 포함하는 반도체 시스템
US8466562B2 (en) * 2009-09-24 2013-06-18 Headway Technologies, Inc. Layered chip package
KR101069517B1 (ko) * 2009-10-05 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP5586915B2 (ja) * 2009-10-09 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びこれを備える情報処理システム
JP2011082450A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
US9142262B2 (en) * 2009-10-23 2015-09-22 Rambus Inc. Stacked semiconductor device
KR101069710B1 (ko) * 2009-10-29 2011-10-04 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
KR101053534B1 (ko) * 2009-10-29 2011-08-03 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
JP5103493B2 (ja) * 2010-02-25 2012-12-19 株式会社日立製作所 半導体装置およびその製造方法
KR20110119087A (ko) 2010-04-26 2011-11-02 삼성전자주식회사 스택형 반도체 장치
KR101110821B1 (ko) 2010-05-28 2012-02-24 주식회사 하이닉스반도체 반도체 집적회로 및 그의 제조방법
US8237467B2 (en) 2010-06-25 2012-08-07 National Semiconductor Corporation Resistor-programmable device at low voltage
US8203216B2 (en) * 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8362602B2 (en) * 2010-08-09 2013-01-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
KR101251916B1 (ko) * 2010-08-27 2013-04-08 에스케이하이닉스 주식회사 반도체 집적회로
US9431298B2 (en) * 2010-11-04 2016-08-30 Qualcomm Incorporated Integrated circuit chip customization using backside access
KR101223540B1 (ko) * 2011-01-14 2013-01-21 에스케이하이닉스 주식회사 반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법
KR101805146B1 (ko) 2011-05-03 2017-12-05 삼성전자주식회사 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템
KR101069441B1 (ko) * 2011-05-12 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2013004601A (ja) * 2011-06-14 2013-01-07 Elpida Memory Inc 半導体装置
US8796822B2 (en) 2011-10-07 2014-08-05 Freescale Semiconductor, Inc. Stacked semiconductor devices
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
US9082757B2 (en) 2013-10-31 2015-07-14 Freescale Semiconductor, Inc. Stacked semiconductor devices
US10359961B2 (en) 2014-09-12 2019-07-23 Toshiba Memory Corporation Storage device
US10002653B2 (en) 2014-10-28 2018-06-19 Nxp Usa, Inc. Die stack address bus having a programmable width
US10552050B1 (en) * 2017-04-07 2020-02-04 Bitmicro Llc Multi-dimensional computer storage system
CN107907839B (zh) * 2017-11-28 2020-12-22 武汉芯跃能源科技有限公司 一种发电芯片的集成系统
JP6368845B1 (ja) 2017-12-05 2018-08-01 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス
JP7403765B2 (ja) 2019-12-25 2023-12-25 株式会社アドバンテスト ３次元デバイスおよび３次元デバイスを製造する方法
US11658158B2 (en) * 2020-09-03 2023-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Die to die interface circuit

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727410A (en) 1983-11-23 1988-02-23 Cabot Technical Ceramics, Inc. High density integrated circuit package
US5089880A (en) * 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US5502333A (en) 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5726621A (en) 1994-09-12 1998-03-10 Cooper Industries, Inc. Ceramic chip fuses with multiple current carrying elements and a method for making the same
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
US6376908B1 (en) * 1997-12-10 2002-04-23 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package and process for the production thereof
US6255155B1 (en) * 1998-04-23 2001-07-03 Hyundai Electronics Industries Co., Ltd. Nonvolatile memory and method for fabricating the same
US6235624B1 (en) * 1998-06-01 2001-05-22 Kabushiki Kaisha Toshiba Paste connection plug, burying method, and semiconductor device manufacturing method
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package

Also Published As

Publication number Publication date
KR20040019005A (ko) 2004-03-04
JP3779524B2 (ja) 2006-05-31
KR20010098740A (ko) 2001-11-08
KR100438883B1 (ko) 2004-07-14
CN1318866A (zh) 2001-10-24
US20010045645A1 (en) 2001-11-29
US6624506B2 (en) 2003-09-23
TW486820B (en) 2002-05-11
JP2001307057A (ja) 2001-11-02
KR100471331B1 (ko) 2005-03-14

Similar Documents

Publication Publication Date Title
CN1185708C (zh) 多芯片半导体器件和存储卡
US11894093B2 (en) Stacked DRAM device and method of manufacture
US20200321318A1 (en) Memory devices with controllers under memory packages and associated systems and methods
DE112012006625B4 (de) Mehrchiplagenhalbleiterstruktur mit vertikalem Zwischenseitenchip und Halbleiterpaket dafür
US8901750B2 (en) Semiconductor package including multiple chips and separate groups of leads
JP3563604B2 (ja) マルチチップ半導体装置及びメモリカード
US9424954B2 (en) Semiconductor package including stacked chips and method of fabricating the same
CN1645511A (zh) 叠层型半导体存储装置
KR101075360B1 (ko) 집적 회로 스택 쌓기 집적 회로 패키지 및 그 제조 방법
TWI573206B (zh) 堆疊的半導體裝置和用於將堆疊的半導體裝置互連的方法
CN1832175A (zh) 半导体集成电路装置及其设计装置与程序
CN102592647B (zh) 半导体装置、分配芯片id的方法和设置芯片id的方法
CN1781155A (zh) 存储电路装置及其制造方法
KR20160135160A (ko) 열적 분리 기법
TW201142866A (en) Rule-based semiconductor die stacking and bonding within a multi-die package
TW201415464A (zh) 半導體記憶裝置及其製造方法
CN113345869B (zh) 半导体存储装置
TWI695486B (zh) 包含不同半導體晶粒之多重堆疊的半導體裝置總成及其製作方法
CN1457226A (zh) 维持接触件之间间隙的方法和装置
TWI425356B (zh) 三維晶片之不連續型態層識別編號檢測器及其方法
CN1604297A (zh) 半导体装置及半导体装置的制造方法
KR101810771B1 (ko) 리페어 가능한 3차원 반도체 소자, 및 그 리페어 방법
JP2004260206A (ja) マルチチップ半導体装置及びメモリカード
JP2001257266A (ja) 半導体装置、半導体装置のレイアウト方法およびレイアウト構成
KR20130069365A (ko) 비휘발성 메모리 장치 및 그것의 제조 방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050119

Termination date: 20140420