JP5087870B2 - 半導体メモリ、コントローラおよび半導体メモリの動作方法 - Google Patents
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Description
出力する。データ入出力回路は、メモリセルへの書き込みデータおよびメモリセルからの読み出しデータの少なくともいずれかを、第1データマスク信号の論理に応じてマスクする。これにより、第1データマスク信号のビット数が多い場合にも、外部端子数を増やすことなくデータのマスク制御を実施できる。
をバンクBK0−1に出力する。また、アドレス入力回路16は、アドレス端子に供給されるアドレス信号AD0−7をクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期して順次に受け、受けた信号を内部アドレス信号IAD0−7として出力する。内部アドレス信号IAD0−7は、後述するように、ロウアドレス信号RAD0−12(第1アドレス信号)、コラムアドレス信号CAD0−7(第2アドレス信号)およびデータマスク信号BDM0−7(第1データマスク信号)のいずれかである。
YSの外部から受けてもよい。
同期して供給される。本発明では、全てのアドレス端子AD0−7を用いてデータマスク信号BDM0−7を供給できる。換言すれば、アドレス端子AD0−7は、3番目のクロック信号CLKの立ち下がりエッジにおいて、データマスク信号BDM0−7を受ける専用端子として機能する。このため、データ端子DQ0−63のビット数が多く、データマスク信号BDM0−7のビット数が多い場合にも、外部端子数を増やすことなくデータDQ0−63のマスク制御を実施できる。
の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリMEMは、プログラム回路26および冗長判定回路28を有している。また、後述する図6に示すように、メモリセルアレイARYが第1の実施形態と相違している。その他の構成は、第1の実施形態と同じである。すなわち、メモリMEMは、クロック同期式のFCRAMである。メモリMEMは、図3に示したように、SIPを構成するコントローラCNTLによりアクセスされる。
、図3に示したように、SIPを構成するコントローラCNTLによりアクセスされる。コントローラCNTLは、データマスク信号DMを生成するマスク制御回路と、データマスク信号DMを出力するデータマスク端子DMとを有している。
イト単位でマスク/非マスクを設定することが多い画像処理データ等のマスク制御を容易に実施できる。また、データマスク信号BXを、オートプリチャージ端子APを使用して受けることにより、外部端子の増加を最小限にして、複雑なマスク制御を実施できる。
理)を演算し、演算結果をデータマスク信号DQM0−7として出力する。
(付記1)
メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリセルアレイと、
アドレス端子に供給される第1アドレス信号、第2アドレス信号および第1データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受けるアドレス入力回路と、
データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第1データマスク信号の論理に応じてマスクするデータ入出力回路とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記メモリセルアレイを構成する複数のメモリブロックを備え、
前記アドレス入力回路は、前記第1アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第1アドレス信号の一部は、前記メモリブロックを選択するために使用されることを特徴とする半導体メモリ。
(付記3)
付記1記載の半導体メモリにおいて、
前記メモリセルアレイを構成する複数の通常メモリブロックおよび冗長メモリブロックと、
不良の通常メモリブロックを示す不良ブロックアドレスを記憶する不良アドレス記憶回路と、
前記第1アドレス信号のうち前記通常メモリブロックを選択するためのブロック選択アドレスが前記不良ブロックアドレスと一致するときに、不良の通常メモリブロックを冗長メモリブロックに置き換えるために冗長活性化信号を出力する冗長判定回路とを備え、
前記アドレス入力回路は、前記第1アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第1アドレス信号の一部は、前記ブロック選択アドレスを含むことを特徴とする半導体メモリ。
(付記4)
付記1記載の半導体メモリにおいて、
前記第1アドレス信号のビット数は、前記第2アドレス信号のビット数より多く、
前記アドレス入力回路は、前記クロック信号の互いに隣接する遷移エッジに同期して前記第1アドレス信号の一部のビットと残りのビットとを受け、前記クロック信号の互いに隣接する遷移エッジに同期して前記第2アドレス信号と前記第1データマスク信号とを受けることを特徴とする半導体メモリ。
(付記5)
付記1記載の半導体メモリにおいて、
前記書き込みデータおよび前記読み出しデータは、複数のデータグループでそれぞれ構成され、
前記第1データマスク信号は、前記データグループにそれぞれ対応してマスク/非マスクを設定するための複数のマスクビットで構成されること特徴とする半導体メモリ。
(付記6)
付記1記載の半導体メモリにおいて、
前記第1データマスク信号と、データマスク端子で受ける第2データマスク信号のビット値の論理演算を実施するマスク制御回路を備え、
前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前
記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリ。
(付記7)
付記6記載の半導体メモリにおいて、
前記データ入出力回路は、前記第2アドレス信号に対応して前記書き込みデータを複数回受け、
前記マスク制御回路は、前記各書き込みデータに対応して前記第2データマスク信号を受け、前記書き込みデータ毎に論理演算を実施することを特徴とする半導体メモリ。
(付記8)
付記6記載の半導体メモリにおいて、
前記データ入出力回路は、前記第2アドレス信号に対応して、前記読み出しデータを複数回出力し、
前記マスク制御回路は、前記各読み出しデータに対応して前記第2データマスク信号を受け、前記読み出しデータ毎に論理演算を実施することを特徴とする半導体メモリ。
(付記9)
付記6記載の半導体メモリにおいて、
オートプリチャージ信号および第3データマスク信号をクロック信号の遷移エッジにそれぞれ同期して順次受けるプリチャージ入力回路を備え、
前記マスク制御回路は、前記第1、第2および第3データマスク信号のビット値の論理演算を実施し、
前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
前記第1アドレス信号は、前記ワード線を選択するためのロウアドレス信号であり、前記第2アドレス信号は、前記ビット線を選択するためのコラムアドレス信号であることを特徴とする半導体メモリ。
(付記11)
メモリセルを含むメモリセルアレイを有する半導体メモリのアクセスを制御するコントローラであって、
第1アドレス信号および第2アドレス信号と、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを前記半導体メモリ内でマスクするための第1データマスク信号とを、クロック信号の遷移エッジにそれぞれ同期して前記半導体メモリのアドレス端子に順次出力するアドレス出力回路と、
前記半導体メモリのデータ端子を介して前記書き込みデータを出力し、前記読み出しデータを入力するデータ入出力回路とを備えていることを特徴とするコントローラ。
(付記12)
付記11記載のコントローラにおいて、
前記アドレス出力回路は、前記第1アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて出力し、
前記アドレス端子に最初に出力する前記第1アドレス信号の一部は、前記メモリセルアレイを構成する複数のメモリブロックを選択するために使用されることを特徴とするコントローラ。
(付記13)
付記11記載のコントローラにおいて、
前記第1アドレス信号のビット数は、前記第2アドレス信号のビット数より多く、
前記アドレス出力回路は、前記クロック信号の互いに隣接する遷移エッジに同期して前記第1アドレス信号の一部のビットと残りのビットとを出力し、前記クロック信号の互いに隣接する遷移エッジに同期して前記第2アドレス信号と前記第1データマスク信号とを
出力することを特徴とするコントローラ。
(付記14)
メモリセルを選択するための第1アドレス信号および第2アドレス信号と、前記メモリセルに入出力されるデータをマスクするための第1データマスク信号とを、クロック信号の遷移エッジにそれぞれ同期してアドレス端子で順次受け、
データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第1データマスク信号の論理に応じてマスクすることを特徴とする半導体メモリの動作方法。
(付記15)
付記14記載の半導体メモリの動作方法において、
前記メモリセルアレイを構成する複数のメモリブロックを備え、
前記第1アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第1アドレス信号の一部を用いて、前記メモリセルアレイを構成する複数のメモリブロックを選択することを特徴とする半導体メモリの動作方法。
(付記16)
付記14記載の半導体メモリの動作方法において、
前記クロック信号の互いに隣接する遷移エッジに同期して前記第1アドレス信号の一部のビットと残りのビットとを受け、
前記クロック信号の互いに隣接する遷移エッジに同期して前記第2アドレス信号と前記第1データマスク信号とを受け、
前記第1アドレス信号のビット数は、前記第2アドレス信号のビット数より多いことを特徴とする半導体メモリの動作方法。
(付記17)
付記14記載の半導体メモリの動作方法において、
前記第1データマスク信号と、データマスク端子で受ける第2データマスク信号のビット値の論理演算を実施し、
前記論理演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリの動作方法。
Claims (9)
- メモリセルと、メモリセルに接続されたワード線およびビット線とを有するメモリセルアレイと、
アドレス端子に供給される第1アドレス信号、第2アドレス信号および第1データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受けるアドレス入力回路と、
データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第1データマスク信号の論理に応じてマスクするデータ入出力回路とを備え、
前記第1アドレス信号のビット数は、前記第2アドレス信号のビット数より多く、
前記アドレス入力回路は、前記クロック信号の互いに隣接する遷移エッジに同期して前記第1アドレス信号の一部のビットと残りのビットとを受け、前記クロック信号の互いに隣接する遷移エッジに同期して前記第2アドレス信号と前記第1データマスク信号とを受けることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記メモリセルアレイを構成する複数のメモリブロックを備え、
前記アドレス入力回路は、前記第1アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第1アドレス信号の一部は、前記メモリブロックを選択するために使用されることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記メモリセルアレイを構成する複数の通常メモリブロックおよび冗長メモリブロックと、
不良の通常メモリブロックを示す不良ブロックアドレスを記憶する不良アドレス記憶回路と、
前記第1アドレス信号のうち前記通常メモリブロックを選択するためのブロック選択アドレスが前記不良ブロックアドレスと一致するときに、不良の通常メモリブロックを冗長メモリブロックに置き換えるために冗長活性化信号を出力する冗長判定回路とを備え、
前記アドレス入力回路は、前記第1アドレス信号を前記クロック信号の遷移エッジにそれぞれ同期して複数回に分けて受け、
前記アドレス端子に最初に供給される前記第1アドレスの一部は、前記ブロック選択アドレスを含むことを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記書き込みデータおよび前記読み出しデータは、複数のデータグループでそれぞれ構成され、
前記第1データマスク信号は、前記データグループにそれぞれ対応してマスク/非マスクを設定するための複数のマスクビットで構成されること特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記第1データマスク信号と、データマスク端子で受ける第2データマスク信号のビット値の論理演算を実施するマスク制御回路を備え、
前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記データ入出力回路は、前記第2アドレス信号に対応して前記書き込みデータを複数回受け、
前記マスク制御回路は、前記各書き込みデータに対応して前記第2データマスク信号を受け、前記書き込みデータ毎に論理演算を実施することを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
オートプリチャージ信号および第3データマスク信号をクロック信号の遷移エッジにそれぞれ同期して順次受けるプリチャージ入力回路を備え、
前記マスク制御回路は、前記第1、第2および第3データマスク信号のビット値の論理演算を実施し、
前記データ入出力回路は、前記マスク制御回路の演算により得られた論理に応じて、前記書き込みデータおよび前記読み出しデータの少なくともいずれかをマスクすることを特徴とする半導体メモリ。 - メモリセルを含むメモリセルアレイを有する半導体メモリのアクセスを制御するコントローラであって、
第1アドレス信号および第2アドレス信号と、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを前記半導体メモリ内でマスクするための第1データマスク信号とを、クロック信号の遷移エッジにそれぞれ同期して前記半導体メモリのアドレス端子に順次出力するアドレス出力回路と、
前記半導体メモリのデータ端子を介して前記書き込みデータを出力し、前記読み出しデータを入力するデータ入出力回路とを備え、
前記第1アドレス信号のビット数は、前記第2アドレス信号のビット数より多く、
前記アドレス出力回路は、前記クロック信号の互いに隣接する遷移エッジに同期して前記第1アドレス信号の一部のビットと残りのビットとを出力し、前記クロック信号の互いに隣接する遷移エッジに同期して前記第2アドレス信号と前記第1データマスク信号とを出力することを特徴とするコントローラ。 - メモリセルを選択するための第1アドレス信号の一部のビットと残りのビットとをクロック信号の互いに隣接する遷移エッジに同期してアドレス端子で順次受け、第2アドレス信号と、前記メモリセルに入出力されるデータをマスクするための第1データマスク信号とを前記クロック信号の互いに隣接する遷移エッジに同期して前記アドレス端子で順次受け、
データ端子を介してデータを入出力するとともに、前記メモリセルへの書き込みデータおよび前記メモリセルからの読み出しデータの少なくともいずれかを、前記第1データマスク信号の論理に応じてマスクし、
前記第1アドレス信号のビット数は、前記第2アドレス信号のビット数より多いことを特徴とする半導体メモリの動作方法。
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