JP2011090754A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2011090754A
JP2011090754A JP2009245619A JP2009245619A JP2011090754A JP 2011090754 A JP2011090754 A JP 2011090754A JP 2009245619 A JP2009245619 A JP 2009245619A JP 2009245619 A JP2009245619 A JP 2009245619A JP 2011090754 A JP2011090754 A JP 2011090754A
Authority
JP
Japan
Prior art keywords
memory
address
memory mat
semiconductor device
mat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009245619A
Other languages
English (en)
Inventor
Yuji Nakaoka
裕司 中岡
Hiroshi Ichikawa
博 市川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2009245619A priority Critical patent/JP2011090754A/ja
Priority to US12/910,204 priority patent/US8355270B2/en
Publication of JP2011090754A publication Critical patent/JP2011090754A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Abstract

【課題】オープンビット線方式を用いたＩ／Ｏ数が切り替え可能な半導体装置において、Ｉ／Ｏ線の選択が単純化するとともに、メモリセルアレイの面積増大を防止する。
【解決手段】Ｉ／Ｏ数が８ビットである場合、Ｘ１３が（０）でありＸ１１，Ｘ１２が（０，０）である場合に選択されるメモリマットＭＡＴ０と、Ｘ１３が（１）でありＸ１１，Ｘ１２が（０，０）である場合に選択されるメモリマットＭＡＴ８と、Ｘ１３にかかわらずＸ１１，Ｘ１２が（０，０）である場合に選択されるメモリマットＭＡＴ４とを備える。Ｉ／Ｏ数が１６ビットである場合、Ｘ１３は無視され、Ｘ１１，Ｘ１２が（０，０）であればメモリマットＭＡＴ０，４，８が全て選択される。このように、メモリマットＭＡＴ４がいわゆるアッパー側とローワ側を兼用していることから、制御の複雑化や面積増大が防止される。
【選択図】図２

Description

本発明は半導体装置に関し、特に、オープンビット線方式のメモリセルアレイを備える半導体装置に関する。
代表的な半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）においては、センスアンプとビット線対との接続方式として、オープンビット線（open bit line）方式とフォールデッドビット線（folded bit line）方式が知られている。オープンビット線方式とは、１つのセンスアンプに接続される一対のビット線がセンスアンプを挟んで互いに逆方向に配線される方式である。したがって、１つのセンスアンプに接続される一対のビット線は、異なるメモリマットにそれぞれ割り当てられることになる。一方、フォールデッドビット線方式とは、１つのセンスアンプに接続される一対のビット線がセンスアンプから同一方向に配線される方式である。したがって、１つのセンスアンプに接続される一対のビット線は、同じメモリマットに割り当てられることになる。
オープンビット線方式のＤＲＡＭは、ビット線方向における端部のメモリマットの記憶容量が他のメモリマットの半分になるという特徴を有している。このため、端部に位置する２つのメモリマットが常に同時に選択されるようアドレスの割り付けを行うことによって、他のメモリマットが選択された場合と同じ記憶容量を確保する方法が広く採用されている（特許文献１参照）。
他方、ＤＲＡＭなどの半導体記憶装置においては、Ｉ／Ｏ数（外部に対して同時に入出力するデータのビット数）が切り替え可能に設計されていることがある（特許文献２参照）。このようなタイプのＤＲＡＭにおいてオープンビット線方式を用いた場合、Ｉ／Ｏ線の選択が複雑化したり、メモリセルアレイの面積が増大するという問題があった。以下、図７〜図１１を用いて、この問題について説明する。尚、以下の説明及び図７〜図１１は公知の従来技術ではなく、上記の問題を説明するために本発明者らが想定した参考例である。
図７は、オープンビット線方式を用いたＤＲＡＭであって、Ｉ／Ｏ数を８ビット又は１６ビットに設定可能な第１の参考例を示す模式図である。図７に示すＤＲＡＭはＤＤＲ（Double Data Rate）２型のＤＲＡＭであり、プリフェッチ数は４ビットである。したがって、Ｉ／Ｏ数が８ビットに設定されている場合は３２（＝８×４）ビットのデータがメモリセルアレイから同時に入出力され、Ｉ／Ｏ数が１６ビットに設定されている場合は６４（＝１６×４）ビットのデータがメモリセルアレイから同時に入出力されることになる。
図７に示す例では、Ｙ方向に９個のメモリマットＭＡＴ０〜ＭＡＴ８がこの順に配置されており、Ｙ方向に隣接するメモリマット間にはセンスアンプ列ＳＡ（Ａ）〜ＳＡ（Ｈ）が設けられている。各センスアンプ列は、Ｙ方向に隣接する２つのメモリマットに対して割り当てられたオープンビット線方式のセンスアンプである。各センスアンプ列は、４対のローカルＩ／Ｏ配線ＬＩＯを介して４対のメインＩ／Ｏ配線ＭＩＯに接続されており、これにより、各センスアンプ列からは４ビットのデータが出力され、或いは、各センスアンプ列に４ビットのデータが入力されることになる。但し、図面においては、４対のローカルＩ／Ｏ配線ＬＩＯ及び４対のメインＩ／Ｏ配線ＭＩＯを１本の実線で示している。かかる構成により、Ｙ方向に並ぶ１列の９個のメモリマットＭＡＴ０〜ＭＡＴ８は、最大で１６ビットのデータを同時に入出力することができる。図７に示すように、このようなメモリマットがＸ方向に４列設けられていることから、全体として最大６４ビットのデータを同時に入出力することができる。
メモリマットの選択はロウアドレスの上位ビットＸ１１〜Ｘ１３によって行われる。図７において、メモリマットに付された３ビットの値（＊、＊、＊）は、対応するロウアドレスの上位ビットＸ１１〜Ｘ１３である。図７に示すように、Ｙ方向における両端部に位置するメモリマットＭＡＴ０とＭＡＴ８には、同じロウアドレスＸ１１〜Ｘ１３＝（０，０，０）が割り当てられており、したがって、これらは常に同時にアクセスされる。これらメモリマットＭＡＴ０，ＭＡＴ８は、他のメモリマットＭＡＴ１〜ＭＡＴ７の半分の記録容量である。ロウアドレスの残りのビットＸ１０〜Ｘ０は、ロウデコーダＸＤＥＣに供給され、選択されたメモリマット内のワード線の選択に用いられる。また、カラムアドレスはカラムデコーダＹＤＥＣに供給され、センスアンプとローカルＩ／Ｏ配線とを接続するカラムスイッチの選択に用いられる。
そして、Ｉ／Ｏ数が８ビットに設定されている場合には、メモリマットＭＡＴ１〜ＭＡＴ７のいずれか１つ、或いは、メモリマットＭＡＴ０とＭＡＴ８の両方が選択され、これにより、３２対のメインＩ／Ｏ配線ＭＩＯを用いて３２ビットのデータが同時に入出力される。この場合、この残りの３２対のメインＩ／Ｏ配線ＭＩＯは使用されない。一方、Ｉ／Ｏ数が１６ビットに設定されている場合には、ロウアドレスの最上位ビットＸ１３が無視（ドントケア）されることにより２倍のメモリマットが選択され、これにより、６４対のメインＩ／Ｏ配線ＭＩＯを用いて６４ビットのデータが同時に入出力される。
ここで、ロウアドレスの最上位ビットＸ１３の論理レベルが「０」である場合に選択されるメモリマットをＭＡＴＵ（アッパー側）とし、ロウアドレスの最上位ビットＸ１３の論理レベルが「１」である場合に選択されるメモリマットをＭＡＴＬ（ローワ側）とした場合、図７に示すように、センスアンプ列ＳＡ（Ｄ），ＳＡ（Ｈ）は、メモリマットＭＡＴＵとメモリマットＭＡＴＬとの間に挟まれたセンスアンプ列であることが分かる。このようなセンスアンプ列Ｄ，Ｈは、ロウアドレスの最上位ビットＸ１３が無視される場合、つまり、Ｉ／Ｏ数が１６ビットに設定されている場合には問題がないが、ロウアドレスの最上位ビットＸ１３が有効となる場合、つまり、Ｉ／Ｏ数が８ビットに設定されている場合には、メモリマットＭＡＴＵとメモリマットＭＡＴＬのいずれにアクセスされたかによって、リードライトバスとの接続関係が変化する。
このため、拡大図である図８に示すように、メインＩ／Ｏ配線ＭＩＯ（Ｕ０）についてはメモリマットＭＡＴＵに固定的に割り当てられ、メインＩ／Ｏ配線ＭＩＯ（Ｌ０）についてはメモリマットＭＡＴＬに固定的に割り当てられるものの、メインＩ／Ｏ配線ＭＩＯ（Ｕ１）、ＭＩＯ（Ｌ１）についてはメモリマットＭＡＴＵ，ＭＡＴＬの両方に割り当てられる結果、起動すべきリードライトアンプＲＷＡＭＰの選択、並びに、リードライトアンプＲＷＡＭＰとリードライトバスＲＷＢＳとの接続関係を動的に切り替える必要が生じ、回路構成や制御が複雑となる。
図９は、ロウアドレスの上位ビットＸ１１〜Ｘ１３の値と、選択されるメモリマット等との関係をまとめた表であり、（ａ）はＩ／Ｏ数が８ビットに設定されている場合、（ｂ）はＩ／Ｏ数が１６ビットに設定されている場合を示している。
図９（ｂ）に示すように、Ｉ／Ｏ数が１６ビットに設定されている場合には、最上位ビットＸ１３が無視される結果、その制御が単純であることが分かる。これに対し、図９（ａ）に示すように、Ｉ／Ｏ数が８ビットに設定されている場合には、Ｘ１１〜Ｘ１３＝（０，０，０）又は（０，０，１）であると、メインＩ／Ｏ配線ＭＩＯ及びリードライトアンプＲＷＡＭＰとも、アッパー側とローワ側の両方が使用されることになり、制御が複雑化してしまう。
図１０は、オープンビット線方式を用いたＤＲＡＭであって、Ｉ／Ｏ数を８ビット又は１６ビットに設定可能な第２の参考例を示す模式図である。図１０に示すＤＲＡＭもＤＤＲ２型のＤＲＡＭである。
図１０に示す例では、Ｙ方向に１０個のメモリマットＭＡＴ０〜ＭＡＴ９がこの順に配置されており、Ｙ方向に隣接するメモリマットＭＡＴ０〜ＭＡＴ４間にセンスアンプ列ＳＡ（Ａ）〜ＳＡ（Ｄ）が設けられ、Ｙ方向に隣接するメモリマットＭＡＴ５〜ＭＡＴ９間にセンスアンプ列ＳＡ（Ｅ）〜ＳＡ（Ｈ）が設けられている点において、図７に示したＤＲＡＭと相違している。メモリマットＭＡＴ４とメモリマットＭＡＴ５との間にはセンスアンプ列は設けられておらず、したがってこれらメモリマットＭＡＴ４，ＭＡＴ５は、両端部のメモリマットＭＡＴ０，ＭＡＴ９と同様、他のメモリマットＭＡＴ１〜ＭＡＴ３，ＭＡＴ６〜ＭＡＴ８の半分の記録容量である。そして、メモリマットＭＡＴ０とＭＡＴ４には同じロウアドレスＸ１１〜Ｘ１３＝（０，０，０）が割り当てられており、これらは常に同時にアクセスされる。同様に、メモリマットＭＡＴ５とＭＡＴ９には同じロウアドレスＸ１１〜Ｘ１３＝（０，０，１）が割り当てられており、これらは常に同時にアクセスされる。
本例では、メモリマットＭＡＴＵとメモリマットＭＡＴＬとの間に挟まれたセンスアンプ列が存在しないことから、拡大図である図１１に示すように、メインＩ／Ｏ配線ＭＩＯ（Ｕ０），（Ｕ１）についてはメモリマットＭＡＴＵに固定的に割り当てられ、メインＩ／Ｏ配線ＭＩＯ（Ｌ０），（Ｌ１）についてはメモリマットＭＡＴＬに固定的に割り当てられる。これにより、リードライトアンプＲＷＡＭＰとリードライトバスＲＷＢＳとの接続関係を切り替える必要がなくなるため、回路構成や制御を単純化することができる。
しかしながら、図１０に示すＤＲＡＭにおいては、記憶容量が半分であるメモリマットを４つ使用する結果、メモリセルアレイ全体のサイズが大きくなるという問題がある。
特開２００１−１３５０７５号公報 特開平１１−２１３６９７号公報
このように、Ｉ／Ｏ数が切り替え可能なＤＲＡＭにおいてオープンビット線方式を用いた場合、Ｉ／Ｏ線の選択が複雑化したり、メモリセルアレイの面積が増大するという問題が生じる。このような問題は、ＤＲＡＭのみならず、他のオープンビット線方式を用いた他の半導体記憶装置、或いは、これを含む全ての半導体装置に共通の問題である。
本発明による半導体装置は、第１及び第２のアドレスに基づいて選択される少なくとも第１乃至第３のメモリマットを含む複数のメモリマットを備え、前記第１のメモリマットは、前記第１のアドレスが第１の論理レベルであり且つ前記第２のアドレスが所定の値である場合に選択され、前記第２のメモリマットは、前記第１のアドレスが前記第１の論理レベルとは異なる第２の論理レベルであり且つ前記第２のアドレスが前記所定の値である場合に選択され、前記第３のメモリマットは、前記第１のアドレスの論理レベルにかかわらず、前記第２のアドレスが前記所定の値である場合に選択される、ことを特徴とする。尚、本発明において「メモリマット」とは、センスアンプ列に挟まれたメモリセル領域又は端部に位置するメモリセル領域であって、同一のセンスアンプ列を共有する単位を指す。
本発明によれば、第３のメモリマットがいわゆるアッパー側とローワ側を兼用していることから、図７に示した半導体装置のように制御が複雑化することが無く、且つ、図１０に示した半導体装置のようにメモリセルアレイの面積が増大することもない。
本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。 メモリセルアレイ５０の一部を拡大して示す模式図であり、Ｘ１１〜Ｘ１３＝（０，０，０）である場合にアクセスされるメモリマットの位置を示している。 メモリセルアレイ５０の一部を拡大して示す模式図であり、Ｘ１１〜Ｘ１３＝（０，０，１）である場合にアクセスされるメモリマットの位置を示している。 メモリマットＭＡＴの構造をより詳細に示す図である。 メモリセルＭＣとリードライトアンプＲＷＡＭＰとの接続関係をより詳細に示す回路図である。 実施形態による半導体装置において、ロウアドレスの上位ビットＸ１１〜Ｘ１３の値と、選択されるメモリマット等との関係をまとめた表であり、（ａ）はＩ／Ｏ数が８ビットに設定されている場合、（ｂ）はＩ／Ｏ数が１６ビットに設定されている場合を示している。 オープンビット線方式を用いたＤＲＡＭであって、Ｉ／Ｏ数を８ビット又は１６ビットに設定可能な第１の参考例を示す模式図である。 図７に示す第１の参考例の一部を拡大して示す図である。 第１の参考例による半導体装置において、ロウアドレスの上位ビットＸ１１〜Ｘ１３の値と、選択されるメモリマット等との関係をまとめた表であり、（ａ）はＩ／Ｏ数が８ビットに設定されている場合、（ｂ）はＩ／Ｏ数が１６ビットに設定されている場合を示している。 オープンビット線方式を用いたＤＲＡＭであって、Ｉ／Ｏ数を８ビット又は１６ビットに設定可能な第２の参考例を示す模式図である。 図１０に示す第２の参考例の一部を拡大して示す図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
本実施形態による半導体装置はＤＤＲ２型のシンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、Ｉ／Ｏ数を８ビット又は１６ビットに設定可能である。ＤＤＲ２型のシンクロナスＤＲＡＭはプリフェッチ数が４ビットであることから、Ｉ／Ｏ数を８ビットに設定した場合には内部で３２ビットのデータが同時に入出力され、Ｉ／Ｏ数を１６ビットに設定した場合には内部で６４ビットのデータが同時に入出力されることになる。
本実施形態による半導体装置は、外部端子として、クロック端子１１、アドレス端子１２、コマンド端子１３、データ入出力端子１４、データストローブ端子１５を少なくとも備えている。
クロック端子１１は、クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥが供給される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック生成回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは各種回路ブロックに供給される
アドレス端子１２は、アドレス信号ＡＤＤ及びバンクアドレスＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレスＢＡ０〜ＢＡ２は、ロウ制御回路３１及びカラム制御回路３２に供給される。ロウ制御回路３１は、アドレス信号ＡＤＤに含まれるロウアドレス及びバンクアドレスＢＡ０〜ＢＡ２に基づいて、ロウデコーダ４１を制御する回路である。また、カラム制御回路３２は、アドレス信号ＡＤＤに含まれるカラムアドレス及びバンクアドレスＢＡ０〜ＢＡ２に基づいて、カラムデコーダ４２を制御する回路である。ロウデコーダ４１は、ロウアドレスに基づいて、メモリセルアレイ５０に含まれるワード線ＷＬを選択する回路である。また、カラムデコーダ４２は、カラムアドレスに基づいて、センスアンプ列５１に含まれるセンスアンプとリードライトアンプ５２との接続を制御する回路である。
本実施形態では、メモリセルアレイ５０が８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されており、その選択はバンクアドレスＢＡ０〜ＢＡ２によって行われる。尚、バンクとは個別にコマンドを受け付け可能な単位であり、互いに独立して動作する。また、後述するように、メモリセルアレイ５０とセンスアンプ列５１との関係は、オープンビット線方式である。
図１に示すように、アドレス信号ＡＤＤ及びバンクアドレスＢＡ０〜ＢＡ２は、コマンドデコーダ２２及びモードレジスタ２３にも供給される。コマンドデコーダ２２は、コマンド端子１３を介して供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳを受け、これをデコードする回路である。デコードの結果は、コントロールロジック２４に供給され、これによってカラム制御回路３２、ラッチ回路５３などの回路ブロックが制御される。
ラッチ回路５３は、リードライトアンプ５２と入出力バッファ５４との間でパラレルシリアル変換（シリアルパラレル変換）を行う回路である。つまり、ラッチ回路５３とリードライトアンプ５２との間は、６４本のリードライトバスＲＷＢＳによって接続されており、Ｉ／Ｏ数が８ビットに設定されている場合には半分の３２本、Ｉ／Ｏ数が１６ビットに設定されている場合には６４本のリードライトバスＲＷＢＳを用いて、データの転送が行われる。一方、ラッチ回路５３と入出力バッファ５４との間のデータ幅はＩ／Ｏ数と一致しており、Ｉ／Ｏ数が８ビットに設定されている場合には８ビット、Ｉ／Ｏ数が１６ビットに設定されている場合には１６ビットである。
Ｉ／Ｏ数の選択は、切替制御回路６０によって行われる。特に限定されるものではないが、切替制御回路６０によるＩ／Ｏ数の選択はボンディングオプションなどによって製造時の最終段階で決定される。切替制御回路６０の出力は、入出力バッファ５４のみならず、ロウデコーダ４１、リードライトアンプ５２及びラッチ回路５３にも供給され、これによって、当該回路においてＩ／Ｏ数に応じた動作の切り替えが実行される。また、使用されるロウアドレスのビット数はＩ／Ｏ数に応じて異なることから、ロウ制御回路３１（又はロウデコーダ４１）の出力もリードライトアンプ５２に供給されている。
入出力バッファ５４は、データ入出力端子１４を介してリードデータの出力及びライトデータの入力を行う回路であり、その動作タイミングはＤＬＬ回路６１によって制御される。ＤＬＬ回路６１は、ＤＱＳバッファ５５によるデータストローブ信号ＤＱＳ，／ＤＱＳの入出力タイミングの制御も行う。ＤＱＳバッファ５５の動作は、ＤＱＳ制御回路５６によって制御される。
また、入出力バッファ５４には、終端制御信号ＯＤＴ及びデータマスク信号ＤＭも供給されている。終端制御信号ＯＤＴは、入出力バッファ５４を終端抵抗として機能させるための信号である。また、データマスク信号ＤＭは、リードデータ又はライトデータの一部をマスクするための信号である。
以上が本実施形態による半導体装置の全体構成である。以下、メモリセルアレイ５０の構成を中心に、本実施形態による半導体装置の構成についてより詳細に説明する。
図２は、メモリセルアレイ５０の一部を拡大して示す模式図である。
図２に示すように、本実施形態では、Ｙ方向に９個のメモリマットＭＡＴ０〜ＭＡＴ８がこの順に配置されており、Ｙ方向に隣接するメモリマット間にはセンスアンプ列ＳＡ（Ａ）〜ＳＡ（Ｈ）が設けられている。センスアンプ列ＳＡ（Ａ）〜ＳＡ（Ｈ）は、図１に示したセンスアンプ列５１の一部である。
各センスアンプ列は、Ｙ方向に隣接する２つのメモリマットに対して割り当てられたオープンビット線方式のセンスアンプである。各センスアンプ列は、４対のローカルＩ／Ｏ配線ＬＩＯを介して４対のメインＩ／Ｏ配線ＭＩＯに接続されており、これにより、各センスアンプ列からは４ビットのデータが出力され、或いは、各センスアンプ列に４ビットのデータが入力されることになる。但し、図面においては、４対のローカルＩ／Ｏ配線ＬＩＯ及び４対のメインＩ／Ｏ配線ＭＩＯを１本の実線で示している。かかる構成により、Ｙ方向に並ぶ１列の９個のメモリマットＭＡＴ０〜ＭＡＴ８は、最大で１６ビットのデータを同時に入出力することができる。図２に示すように、このようなメモリマットがＸ方向に４列設けられていることから、全体として最大６４ビットのデータを同時に入出力することができる。
メモリマットの選択はロウアドレスの上位ビットＸ１１〜Ｘ１３によって行われる。図２において、メモリマットに付された３ビットの値（＊、＊、＊）は、対応するロウアドレスの上位ビットＸ１１〜Ｘ１３である。図２に示すように、Ｙ方向における両端部に位置するメモリマットＭＡＴ０とＭＡＴ８には、異なるロウアドレスが割り当てられており、したがって、Ｉ／Ｏ数が８ビットに設定されている場合にはこれらが同時にアクセスされることはない。各メモリマットＭＡＴ０〜ＭＡＴ８の平面サイズは互いに同一であるが、メモリマットＭＡＴ０，ＭＡＴ８は、他のメモリマットＭＡＴ１〜ＭＡＴ７の半分の記録容量である。
また、本実施形態では、Ｙ方向における中央部に位置するメモリマットＭＡＴ４にロウアドレスの上位ビットＸ１１〜Ｘ１３が２つ割り当てられている。具体的には、Ｘ１１〜Ｘ１３＝（０，０，０）とＸ１１〜Ｘ１３＝（０，０，１）が割り当てられている。Ｘ１１〜Ｘ１３＝（０，０，０）は、一方の端部に位置するメモリマットＭＡＴ０にも割り当てられており、したがって、メモリマットＭＡＴ０の記憶容量（通常の半分）と、メモリマットＭＡＴ４の記憶容量の半分を合わせて、通常のメモリマットと同じ記憶容量が確保されている。図２において、ハッチングが施されているメモリマットＭＡＴ０，ＭＡＴ４は、Ｘ１１〜Ｘ１３＝（０，０，０）である場合にアクセスされるメモリマットである。同様に、Ｘ１１〜Ｘ１３＝（０，０，１）は、他方の端部に位置するメモリマットＭＡＴ８にも割り当てられており、したがって、メモリマットＭＡＴ８の記憶容量（通常の半分）と、メモリマットＭＡＴ４の記憶容量の残り半分を合わせて、通常のメモリマットと同じ記憶容量が確保されている。図３において、ハッチングが施されているメモリマットＭＡＴ４，ＭＡＴ８は、Ｘ１１〜Ｘ１３＝（０，０，１）である場合にアクセスされるメモリマットである。
したがって、Ｘ１３を「第１のアドレス」、Ｘ１１，Ｘ１２を「第２のアドレス」とした場合、メモリマットＭＡＴ０は、第１のアドレスの論理レベルが「０」であり且つ第２のアドレスが（０，０）である場合に選択され、メモリマットＭＡＴ８は、第１のアドレスの論理レベルが「１」であり且つ第２のアドレスが（０，０）である場合に選択され、メモリマットＭＡＴ４は、第１のアドレスの論理レベルにかかわらず、第２のアドレスが（０，０）である場合に選択されることになる。
ロウアドレスの残りのビットＸ１０〜Ｘ０は、ロウデコーダＸＤＥＣに供給され、選択されたメモリマット内のワード線の選択に用いられる。また、カラムアドレスはカラムデコーダＹＤＥＣに供給され、センスアンプとローカルＩ／Ｏ配線とを接続するカラムスイッチの選択に用いられる。図２及び図３に示すロウデコーダＸＤＥＣは、図１に示したロウデコーダ４１の一部である。同様に、図２及び図３に示すカラムデコーダＹＤＥＣは、図１に示したカラムデコーダ４２の一部である。
そして、Ｉ／Ｏ数が８ビットに設定されている場合には、メモリマットＭＡＴ１〜ＭＡＴ３，ＭＡＴ４〜ＭＡＴ７のいずれか１つ、メモリマットＭＡＴ０とＭＡＴ４の両方、或いは、メモリマットＭＡＴ４とＭＡＴ８の両方が選択され、これにより、３２対のメインＩ／Ｏ配線ＭＩＯを用いて３２ビットのデータが同時に入出力される。この場合、この残りの３２対のメインＩ／Ｏ配線ＭＩＯは使用されない。一方、Ｉ／Ｏ数が１６ビットに設定されている場合には、ロウアドレスの最上位ビットＸ１３が無視（ドントケア）されることにより２倍のメモリマットが選択され、これにより、６４対のメインＩ／Ｏ配線ＭＩＯを用いて６４ビットのデータが同時に入出力される。
図４は、メモリマットＭＡＴの構造をより詳細に示す図である。
図４に示すように、メモリマットＭＡＴ内においては、複数のワード線ＷＬがＸ方向に設けられ、複数のビット線ＢＬがＹ方向に設けられている。そして、これらの交点には、メモリセルＭＣが配置されている。また、ビット線ＢＬは、Ｙ方向に隣接するセンスアンプＳＡに交互に接続されている。換言すれば、一対のビット線ＢＬがセンスアンプＳＡを挟んで互いに逆方向に配線されている。
かかる構成により、Ｙ方向における端部に位置するメモリマットＭＡＴ０，ＭＡＴ８については、隣接するセンスアンプ列が片側にしか存在しなくなり、このため、アクセス可能なメモリセル数は、他のメモリマットの半分となる。但し、実際に形成されるメモリセル数については、プロセス条件を一致させるべく、他のメモリマットと同数に設定されている。つまり、半分のメモリセルはアクセス可能な通常メモリセルであり、残り半分のメモリセルはアクセスできないダミーメモリセルである。
図５は、メモリセルＭＣとリードライトアンプＲＷＡＭＰとの接続関係をより詳細に示す回路図である。図５に示すリードライトアンプＲＷＡＭＰは、図１に示したリードライトアンプ５２の一部である。
図５に示すように、メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣの直列回路からなり、セルトランジスタＴのゲート電極が対応するワード線ＷＬに接続され、セルトランジスタＴのソース／ドレインが対応するビット線ＢＬＴ（又はＢＬＮ）に接続されている。一対のビット線ＢＬＴ，ＢＬＮは、対応するセンスアンプＳＡに接続されるとともに、カラムスイッチＹＳＷを介してローカルＩ／Ｏ線対ＬＩＯＴ，ＬＩＯＮに接続される。カラムスイッチＹＳＷの選択は、カラムデコーダＹＤＥＣより出力されるカラム選択信号ＣＳＬによって行われる。
ローカルＩ／Ｏ線対ＬＯＩＴ，ＬＯＩＮは、Ｉ／ＯスイッチＩＯＳＷを介して一対のメインＩ／Ｏ線対ＭＩＯＴ，ＭＩＯＮに接続される。メインＩ／Ｏ線対ＭＩＯＴ，ＭＩＯＮは、リードライトアンプＲＷＡＭＰに接続される
図２に戻って、ロウアドレスの最上位ビットＸ１３の論理レベルが「０」である場合に選択されるメモリマットをＭＡＴＵ（アッパー側）とし、ロウアドレスの最上位ビットＸ１３の論理レベルが「１」である場合に選択されるメモリマットをＭＡＴＬ（ローワ側）とした場合、メモリマットＭＡＴ４については半分がアッパー側に属し、残り半分がローワ側に属している。具体的には、アッパー側に属するメモリセルはセンスアンプ列ＳＡ（Ｄ）側に接続されており、ローワ側に属するメモリセルはセンスアンプ列ＳＡ（Ｅ）側に接続されている。
このため、Ｉ／Ｏ数が８ビットに設定されている場合、ロウアドレスの上位ビットＸ１１〜Ｘ１３＝（０，０，０）であれば、活性化すべきセンスアンプ列は、ＳＡ（Ａ）とＳＡ（Ｄ）となるが、ローワ側のデータ破壊を防止するためにはセンスアンプ列ＳＡ（Ｅ）も同時に活性化させる必要がある。但し、センスアンプ列ＳＡ（Ｅ）の活性化は、データ破壊を起こさないための単なるリストア動作であることから、対応するカラムスイッチＹＳＷやＩ／ＯスイッチＩＯＳＷはオフ状態に保たれる。同様に、ロウアドレスの上位ビットＸ１１〜Ｘ１３＝（０，０，１）であれば、活性化すべきセンスアンプ列は、ＳＡ（Ｅ）とＳＡ（Ｈ）となるが、アッパー側のデータ破壊を防止するためにはセンスアンプ列ＳＡ（Ｄ）も同時に活性化させる必要がある。但し、センスアンプ列ＳＡ（Ｄ）の活性化は、データ破壊を起こさないための単なるリストア動作であることから、対応するカラムスイッチＹＳＷやＩ／ＯスイッチＩＯＳＷはオフ状態に保たれる。
これに対し、Ｉ／Ｏ数が１６ビットに設定されている場合には、ロウアドレスの最上位ビットＸ１３が無視されることから、ロウアドレスの上位ビットＸ１１，Ｘ１２＝（０，０）であれば、活性化すべきセンスアンプ列は、ＳＡ（Ａ），ＳＡ（Ｄ），ＳＡ（Ｅ），ＳＡ（Ｈ）の４つとなり、これら４つのセンスアンプ列に対応するカラムスイッチＹＳＷやＩ／ＯスイッチＩＯＳＷはいずれも活性化される。
ロウアドレスの上位ビットＸ１１〜Ｘ１３が他の値（例えば（１，０，０））である場合には、選択されたメモリマット（ＭＡＴ１）の両側に位置する２つのセンスアンプ列（ＳＡ（Ａ）とＳＡ（Ｂ））が活性化する。このように、本実施形態では、端部に位置するメモリマットＭＡＴ０又はＭＡＴ８が選択されると、３つのセンスアンプが同時に活性化されることになる。これによるピーク電流の増大は、Ｉ／Ｏ数が１６ビットに設定されている場合には常に４つのセンスアンプ列が同時に活性化することを考えれば、実用上の問題は生じない。
このように、本実施形態では、メモリマットＭＡＴ４の半分がメモリマットＭＡＴＵに属し、残りの半分がメモリマットＭＡＴＬに属していることから、図１１に示した例と同様、メインＩ／Ｏ配線ＭＩＯ（Ｕ０），（Ｕ１）についてはメモリマットＭＡＴＵに固定的に割り当てられ、メインＩ／Ｏ配線ＭＩＯ（Ｌ０），（Ｌ１）についてはメモリマットＭＡＴＬに固定的に割り当てられる。これにより、リードライトアンプＲＷＡＭＰとリードライトバスＲＷＢＳとの接続関係を切り替える必要がなくなるため、回路構成や制御を単純化することができる。
図６は、ロウアドレスの上位ビットＸ１１〜Ｘ１３の値と、選択されるメモリマット等との関係をまとめた表であり、（ａ）はＩ／Ｏ数が８ビットに設定されている場合、（ｂ）はＩ／Ｏ数が１６ビットに設定されている場合を示している。
図６（ａ）、（ｂ）に示すように、Ｉ／Ｏ数が８ビットに設定されている場合及び１６ビットに設定されている場合のいずれにおいても、メモリマットとリードライトアンプＲＷＡＭＰとの対応関係が単純であることが分かる。このため、上述の通り、回路構成や制御を単純化することができる。しかも、図１０に示した例とは異なり、記憶容量が半分であるメモリマットはＹ方向における両端部にしか存在しないことから、メモリセルアレイの面積が図７に示した例と比べてメモリセルアレイの面積が増大することもない。
以上説明したように、本実施形態によれば、中央に位置するメモリマットＭＡＴ４がアッパー側とローワ側を兼用していることから、図７に示した半導体装置のように制御が複雑化することが無く、且つ、図１０に示した半導体装置のようにメモリセルアレイの面積が増大することもない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記の実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、他の半導体記憶装置に適用することも可能であるし、メモリセルアレイを含む限りメモリ系ではない他の半導体装置に適用することも可能である。
ＭＡＴ０〜ＭＡＴ８ メモリマット
１１ クロック端子
１２ アドレス端子
１３ コマンド端子
１４ データ入出力端子
１５ データストローブ端子
２１ クロック生成回路
２２ コマンドデコーダ
２３ モードレジスタ
２４ コントロールロジック
３１ ロウ制御回路
３２ カラム制御回路
４１ ロウデコーダ
４２ カラムデコーダ
５０ メモリセルアレイ
５１ センスアンプ列
５２ リードライトアンプ
５３ ラッチ回路
５４ 入出力バッファ
５５ ＤＱＳバッファ
５６ ＤＱＳ制御回路
６０ 切替制御回路
６１ ＤＬＬ回路

Claims (12)

  1. 第１及び第２のアドレスに基づいて選択される少なくとも第１乃至第３のメモリマットを含む複数のメモリマットを備え、
    前記第１のメモリマットは、前記第１のアドレスが第１の論理レベルであり且つ前記第２のアドレスが所定の値である場合に選択され、
    前記第２のメモリマットは、前記第１のアドレスが前記第１の論理レベルとは異なる第２の論理レベルであり且つ前記第２のアドレスが前記所定の値である場合に選択され、
    前記第３のメモリマットは、前記第１のアドレスの論理レベルにかかわらず、前記第２のアドレスが前記所定の値である場合に選択される、ことを特徴とする半導体装置。
  2. 前記第１及び第２のメモリマットにそれぞれ含まれるアクセス可能なメモリセル数は、前記第３のメモリマットに含まれるメモリセル数よりも少ないことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２のメモリマットにそれぞれ含まれるアクセス可能なメモリセル数は、前記第３のメモリマットに含まれるメモリセル数の半分であることを特徴とする請求項２に記載の半導体装置。
  4. 前記複数のメモリマットは互いに平面サイズが等しいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１のアドレスを使用する第１の動作モードと、前記第１のアドレスを使用しない第２の動作モードとを有していることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 第１乃至第４のセンスアンプ列を含む複数のセンスアンプ列と、
    第１乃至第４のＩ／Ｏ配線を含む複数のＩ／Ｏ配線と、
    前記第１乃至第４のセンスアンプ列と前記第１乃至第４のＩ／Ｏ配線とをそれぞれ接続する第１乃至第４のスイッチ回路を含む複数のスイッチ回路と、をさらに備え、
    前記第１のメモリマットが選択された場合には、前記第１のセンスアンプ列及び前記第１のスイッチ回路が活性化され、
    前記第２のメモリマットが選択された場合には、前記第２のセンスアンプ列及び前記第２のスイッチ回路が活性化され、
    前記第３のメモリマットが選択された場合には、前記第１の動作モードにおいては前記第３及び第４のセンスアンプ列の両方並びに前記第３及び第４のスイッチ回路の一方が活性化され、前記第２の動作モードにおいては前記第３及び第４のセンスアンプ列の一方並びに前記第３及び第４のスイッチ回路の一方が活性化される、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記第１の動作モードにおいては、前記第１及び第３のＩ／Ｏ配線又は前記第２及び第４のＩ／Ｏ配線を用いたデータの転送が行われ、
    前記第２の動作モードにおいては、前記第１乃至第４のＩ／Ｏ配線を用いたデータの転送が行われる、ことを特徴とする請求項６に記載の半導体装置。
  8. 前記複数のメモリマットは一方向に並べて配置されており、前記第１のメモリマットは一方の端部に配置され、前記第２のメモリマットは他方の端部に配置されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記３のメモリマットは前記複数のメモリマットの中央部に配置されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１のメモリマットと前記第３のメモリマットに挟まれた領域に配置されたメモリマットは、前記第１のアドレスが前記第１の論理レベルであり且つ前記第２のアドレスが前記所定の値とは異なる値である場合に選択され、
    前記第２のメモリマットと前記第３のメモリマットに挟まれた領域に配置されたメモリマットは、前記第１のアドレスが前記第２の論理レベルであり且つ前記第２のアドレスが前記所定の値とは異なる値である場合に選択される、ことを特徴とする請求項８又は９に記載の半導体装置。
  11. 一方向に並べて配置され、１ビットである第１のアドレス及びｎビットである第２のアドレスによって選択される２（ｎ＋１）＋１個のメモリマットと、
    隣接するメモリマット間にそれぞれ配置され、それぞれ隣り合う１又は２のメモリマットに接続された２（ｎ＋１）個のセンスアンプ列と、を備え、
    一方の端部に位置するメモリマットから他方の端部に位置するメモリマットに対し、この順に０番から２（ｎ＋１）番の番号を割り当てた場合、前記２（ｎ＋１）＋１個のメモリマットは、０番から２ｎ番の番号が割り当てられた第１のグループと、２ｎ番から２（ｎ＋１）番の番号が割り当てられた第２のグループを有し、
    前記第１及び第２のグループのいずれを選択するかは、前記第１のアドレスによって区別され、
    前記第１及び第２のグループに含まれるいずれのメモリマットを選択するかは、前記第２のアドレスによって区別される、ことを特徴とする半導体装置。
  12. ０番及び２（ｎ＋１）番のメモリマットにそれぞれ含まれるアクセス可能なメモリセル数は、他のメモリマットに含まれるメモリセル数の半分であることを特徴とする請求項１１に記載の半導体装置。
JP2009245619A 2009-10-26 2009-10-26 半導体装置 Withdrawn JP2011090754A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009245619A JP2011090754A (ja) 2009-10-26 2009-10-26 半導体装置
US12/910,204 US8355270B2 (en) 2009-10-26 2010-10-22 Semiconductor device having open bit line architecture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009245619A JP2011090754A (ja) 2009-10-26 2009-10-26 半導体装置

Publications (1)

Publication Number Publication Date
JP2011090754A true JP2011090754A (ja) 2011-05-06

Family

ID=43898320

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009245619A Withdrawn JP2011090754A (ja) 2009-10-26 2009-10-26 半導体装置

Country Status (2)

Country Link
US (1) US8355270B2 (ja)
JP (1) JP2011090754A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6490840B1 (ja) * 2018-01-05 2019-03-27 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US8477526B2 (en) * 2011-04-27 2013-07-02 Robert Newton Rountree Low noise memory array
KR20160068570A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 메모리 장치
US10402110B2 (en) 2016-08-04 2019-09-03 Rambus Inc. Adjustable access energy and access latency memory system and devices

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11213697A (ja) 1998-01-26 1999-08-06 Hitachi Ltd 半導体記憶装置
JP4427847B2 (ja) 1999-11-04 2010-03-10 エルピーダメモリ株式会社 ダイナミック型ｒａｍと半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6490840B1 (ja) * 2018-01-05 2019-03-27 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス

Also Published As

Publication number Publication date
US20110096584A1 (en) 2011-04-28
US8355270B2 (en) 2013-01-15

Similar Documents

Publication Publication Date Title
US7719906B2 (en) Semiconductor device
JP4632107B2 (ja) 半導体記憶装置
JP4662740B2 (ja) 積層型半導体メモリ装置
US8422333B2 (en) Semiconductor memory device and access method thereof
JP4632114B2 (ja) 半導体集積回路装置
US20080212386A1 (en) Semiconductor memory device, semiconductor device, memory system and refresh control method
JP3280704B2 (ja) 半導体記憶装置
US8208324B2 (en) Semiconductor memory device that can relief defective address
JP2011034645A (ja) 半導体装置
US8467217B2 (en) Semiconductor device
US20110205824A1 (en) Data processing system
US7900101B2 (en) Semiconductor memory device parallel bit test circuits
US7499367B2 (en) Semiconductor memory device having stacked bank structure
JP2001135075A (ja) ダイナミック型ｒａｍと半導体装置
JPH06333391A (ja) 同期型半導体記憶装置
US7180817B2 (en) Semiconductor memory device with column selecting switches in hierarchical structure
KR100587168B1 (ko) 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법
US8355270B2 (en) Semiconductor device having open bit line architecture
JP4769548B2 (ja) 半導体記憶装置
JP2004005856A (ja) 半導体記憶装置
US7263021B2 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
JP5212100B2 (ja) 半導体メモリおよびメモリシステム
JP4370524B2 (ja) 半導体記憶装置
JP2011065732A (ja) 半導体記憶装置
US7196962B2 (en) Packet addressing programmable dual port memory devices and related methods

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20130108