JP3188662B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部クロック信号に同
期してデータを連続的に入出力するタイプの半導体記憶
装置に関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサ（ＭＰＵ）の
動作周波数の向上に対応するため、主記憶装置として用
いられるダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のアクセスの高速化が要求されている。その要求に
応えるべく、従来の汎用ＤＲＡＭをコアとして、外部ク
ロック信号に同期して高速にデータを入出力できるよう
にインターフェイス回路を付加した同期型のＤＲＡＭ
（シンクロナスＤＲＡＭ）が提案されている。

【０００３】Y.Takai 他の文献：「250Mbyte/sec Synch
ronous DRAM Using a 3-Stage-Pipelined Architectur
e」(1993 Symposium on VLSI Circuits, Digest of Tec
hnical Papers, pp.59-60) には、連続した外部クロッ
ク信号からデータバースト長に等しい数のパルスを有す
るように生成された内部クロック信号に同期して複数の
回路ブロックをパイプライン動作させる構成を採用した
シンクロナスＤＲＡＭが示されている。このシンクロナ
スＤＲＡＭでは、データバースト長に応じた内部コラム
アドレスが外部クロック信号に同期して自動生成され
る。

【０００４】また、Y.Choi他の文献：「16Mbit Synchro
nous DRAM with 125Mbyte/sec DataRate 」(1993 Sympo
sium on VLSI Circuits, Digest of Technical Papers,
pp.65-66) には、動作すべき複数の回路ブロックへ連
続した外部クロック信号を分配するとともに、該連続し
た外部クロック信号の一部を有効にするためのデータバ
ースト長を示すマスク信号をも各回路ブロックへ分配す
る構成を採用したシンクロナスＤＲＡＭが示されてい
る。

【０００５】

【発明が解決しようとする課題】上記Y.Takai 他の文献
に示されるようにデータバースト長に等しい数のパルス
を有する内部クロック信号を生成するための回路から独
立してデータバースト長に応じた内部コラムアドレスを
生成するためのコラムアドレスカウンタを設ける場合に
は、データバースト長を二重にカウントすることとなる
ので、シンクロナスＤＲＡＭの消費電力の増大を招く。

【０００６】また、上記Y.Choi他の文献に示されるよう
に連続した外部クロック信号とデータバースト長を示す
マスク信号とを複数の回路ブロックへ分配する場合に
は、各回路ブロックにおいてマスク動作が実行されるの
で消費電力の増大を招き、またクロック信号線の負荷容
量が大きくなるのでアクセスの高速化が阻害される。

【０００７】本発明の目的は、外部クロック信号に同期
して高速かつ低消費電力でデータを入出力することがで
きる半導体記憶装置を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、シンクロナスＤＲＡＭにおいてデータバ
ースト長に応じて順次更新される内部コラムアドレスに
着目し、内部クロック信号を生成するための回路への内
部コラムアドレスのフィードバックを実現したものであ
る。詳しくは、本発明の半導体記憶装置は、内部コラム
アドレスを利用してデータバースト長に等しい数のパル
スを有する内部クロック信号を生成し、該生成した内部
クロック信号を複数の回路ブロックへ分配することとし
たものである。

【０００９】具体的に説明すると、請求項１の発明に係
る半導体記憶装置は、データバースト長に等しい数のパ
ルスを有する内部クロック信号を複数の回路ブロックへ
分配することにより外部クロック信号に同期してデータ
を連続的に入出力する半導体記憶装置であって、外部ク
ロック信号に同期してかつ与えられた内部クロック起動
信号に従って内部クロック信号の出力を開始しかつ与え
られた内部クロック停止信号に従って内部クロック信号
の出力を停止するためのクロック制御回路と、与えられ
た外部信号に従って前記内部クロック起動信号を生成す
るための内部クロック起動回路と、メモリバンクをアク
セスするための初期アドレスを一旦保持し該保持した初
期アドレスを前記内部クロック信号に従って最終アドレ
スまで順次更新するためのカウンタと、該カウンタの最
終アドレスに応じたアドレスを保持するためのレジスタ
と、前記カウンタの保持アドレスと前記レジスタの保持
アドレスとを比較して両アドレスが特定の桁において特
定の関係になった場合に判定信号を出力するための比較
回路と、該比較回路からの判定信号に従って前記内部ク
ロック停止信号を生成するための内部クロック停止回路
とを備えた構成を採用したものである。

【００１０】請求項２の発明では、請求項１の発明に係
る半導体記憶装置において、前記内部クロック制御回路
は、出力が内部クロック起動信号によりセットされかつ
内部クロック停止信号によりリセットされるＲＳフリッ
プフロップと、該ＲＳフリップフロップの出力がセット
されている間に外部クロック信号を内部クロック信号と
して出力するためのゲート回路とを備えることとした。

【００１１】請求項３の発明では、請求項１の発明に係
る半導体記憶装置において、前記カウンタは、データバ
ースト長に応じて１ずつ順次インクリメントされる内部
コラムアドレスを生成するためのコラムアドレスカウン
タであるものとした。

【００１２】請求項４の発明は、請求項３の発明に係る
半導体記憶装置において、前記カウンタに初期アドレス
を設定しかつ前記カウンタの最終アドレスに応じたアド
レスを前記レジスタに設定するためのアドレス設定回路
を更に備えることとし、かつ前記比較回路は前記カウン
タの保持アドレスと前記レジスタの保持アドレスとがデ
ータバースト長で決定される複数桁において全て一致し
た場合に判定信号を出力するための回路を備えることと
したものである。

【００１３】

【作用】請求項１の発明によれば、メモリバンクを連続
的にアクセスするためのアドレスの更新と、該アドレス
の更新を利用したデータバースト長に等しい数のパルス
を有する内部クロック信号の生成とが同時に達成され、
該生成された内部クロック信号が複数の回路ブロックへ
分配される。したがって、各回路ブロックでは分配され
た内部クロック信号をそのまま利用できる。請求項２の
発明によれば、内部クロック起動信号の生成時から内部
クロック停止信号の生成時までＲＳフリップフロップの
出力がセットされ、該出力のセットに応じて外部クロッ
ク信号に同期した所要のパルス数の内部クロック信号が
得られる。請求項３の発明によれば、データのバースト
転送に元来必要なコラムアドレスカウンタが内部クロッ
ク信号の停止制御にも用いられる結果、半導体記憶装置
の回路規模が縮小される。また、請求項４の発明によれ
ば、アドレス設定回路の構成や比較回路の構成が簡略化
される。

【００１４】

【実施例】図１は、本発明の実施例に係るシンクロナス
ＤＲＡＭの全体構成を示すブロック図である。図１にお
いて、１０は第１のメモリバンク、２０は第２のメモリ
バンクである。１１，１２，１３は、第１のメモリバン
ク１０のためのロウプリデコーダ、ロウ冗長判定回路及
びコラム冗長判定回路である。２１，２２，２３は、第
２のメモリバンク２０のためのロウプリデコーダ、ロウ
冗長判定回路及びコラム冗長判定回路である。また、３
０はタイミング制御回路、５１はアドレスバッファ、５
２はコラムプリデコーダ、５３は入力バッファ、５４は
出力バッファである。

【００１５】アドレスバッファ５１は、ロウアドレスと
コラムアドレスとがマルチプレクスされた外部アドレス
ＡＤＲを入力し、該外部アドレスＡＤＲとして与えられ
たロウアドレス及びコラムアドレスをロウプリデコーダ
１１，２１、ロウ冗長判定回路１２，２２及びタイミン
グ制御回路３０へ内部アドレスＩＡＤＲとして出力する
ものである。タイミング制御回路３０は、内部アドレス
ＩＡＤＲとして与えられたコラム初期アドレスと、外部
ＲＡＳ信号 /ＲＡＳと、外部ＣＡＳ信号 /ＣＡＳと、ラ
イトイネーブル信号 /ＷＥと、チップセレクト信号 /Ｃ
Ｓと、クロックイネーブル信号ＣＫＥと、データ入出力
マスク信号ＤＱＭと、外部クロック信号ＣＬＫとを入力
し、内部コラムアドレスＩＣＡ、内部ＣＡＳ信号ＩＣＡ
Ｓ、内部連続クロック信号ＩＣＬＫ０、内部クロック信
号ＩＣＬＫ、冗長判定モード設定信号ＲＪＭなどを出力
するものである。内部コラムアドレスＩＣＡは、初期ア
ドレスからデータバースト長で決まる最終アドレスま
で、タイミング制御回路３０の中で順次１ずつインクリ
メントされる。内部ＣＡＳ信号ＩＣＡＳは、データバー
スト長に応じた“Ｈ”レベルの期間すなわち活性化期間
を持つ信号である。内部連続クロック信号ＩＣＬＫ０
は、外部クロック信号ＣＬＫと同周期かつ同相の連続し
たクロック信号である。内部クロック信号ＩＣＬＫは、
データバースト長に応じたパルス数を持つように外部ク
ロック信号ＣＬＫから作られる信号である。冗長判定モ
ード設定信号ＲＪＭは、コラム冗長判定回路１３（２
３）の動作モードを設定するための信号であって、ＲＪ
Ｍ＝“Ｌ”ならばノーマルモードの冗長判定が、ＲＪＭ
＝“Ｈ”ならばハイスピードモードの冗長判定が各々実
行されるようになっている。このタイミング制御回路３
０の内部構成のうち、内部アドレスＩＡＤＲ、外部ＣＡ
Ｓ信号 /ＣＡＳ及び外部クロック信号ＣＬＫから内部コ
ラムアドレスＩＣＡと内部クロック信号ＩＣＬＫとを生
成するための回路構成については、後に詳細に説明す
る。

【００１６】ロウプリデコーダ１１（２１）は、内部ア
ドレスＩＡＤＲとして与えられたロウアドレスを入力
し、第１のメモリバンク１０（第２のメモリバンク２
０）へロウプリデコード信号ＲＰＤを供給するものであ
る。ロウ冗長判定回路１２（２２）は、内部アドレスＩ
ＡＤＲとして与えられたロウアドレスを入力し、第１の
メモリバンク１０（第２のメモリバンク２０）へロウ冗
長判定信号ＲＲＪを供給するものである。コラム冗長判
定回路１３（２３）は、タイミング制御回路３０から出
力される内部コラムアドレスＩＣＡ、内部ＣＡＳ信号Ｉ
ＣＡＳ、内部連続クロック信号ＩＣＬＫ０及び冗長判定
モード設定信号ＲＪＭを入力し、第１のメモリバンク１
０（第２のメモリバンク２０）へコラム冗長判定信号Ｃ
ＲＪを供給するものである。コラムプリデコーダ５２
は、内部コラムアドレスＩＣＡを入力し、コラムプリデ
コード信号ＣＰＤを第１及び第２のメモリバンク１０，
２０へ供給するものである。内部クロック信号ＩＣＬＫ
は、第１のメモリバンク１０、第２のメモリバンク２
０、入力バッファ５３及び出力バッファ５４へ供給され
る。第１及び第２のメモリバンク１０，２０と入力バッ
ファ５３及び出力バッファ５４との間は内部Ｉ／Ｏ線で
結合されている。入力バッファ５３は、データ線ＤＱ上
のデータを内部Ｉ／Ｏ線へ伝送するものである。出力バ
ッファ５４は、内部Ｉ／Ｏ線上のデータをデータ線ＤＱ
へ伝送するものである。

【００１７】図１中の第１及び第２のメモリバンク１
０，２０の各々の内部構成を図２に示す。図２におい
て、６１はノーマルロウとノーマルコラムとを有するメ
モリセル部の周辺にスペアロウとスペアコラムとを備え
たメモリセルアレイ、６２はスペアを備えたロウデコー
ダ、６３はスペアを備えたコラムデコーダ、６４はスペ
アを備えたセンスアンプである。

【００１８】ロウデコーダ６２は、ノーマルロウを選択
するようにロウプリデコード信号ＲＰＤに基づいてワー
ド線ＷＬを活性化し、あるいは不良のロウに代えてスペ
アロウを選択するようにロウ冗長判定信号ＲＲＪに基づ
いてスペアワード線ＳＷＬを活性化するものである。コ
ラムデコーダ６３は、内部クロック信号ＩＣＬＫに同期
して、ノーマルコラムを選択するようにコラムプリデコ
ード信号ＣＰＤに基づいてコラム線Ｙを活性化し、ある
いは不良のコラムに代えてスペアコラムを選択するよう
にコラム冗長判定信号ＣＲＪに基づいてスペアコラム線
ＳＹを活性化するものである。センスアンプ６４は、メ
モリセルアレイ６１と内部Ｉ／Ｏ線との間に介在し、コ
ラムデコーダ６３により選択されたコラムのビット線Ｂ
Ｌ又はスペアビット線ＳＢＬを内部Ｉ／Ｏ線に接続する
ものである。

【００１９】図１中の各コラム冗長判定回路１３，２３
の内部構成を図３に示す。図３において、１００は分周
回路、１１０は複数の判定回路である。各判定回路１１
０は、第１及び第２のアドレス比較回路１１１ａ，１１
１ｂと、出力回路１１２とを備えている。

【００２０】分周回路１００は、内部ＣＡＳ信号ＩＣＡ
Ｓと、内部連続クロック信号ＩＣＬＫ０と、冗長判定モ
ード設定信号ＲＪＭとを入力し、内部ＣＡＳ信号ＩＣＡ
Ｓの活性時にのみ第１のクロック信号ＣＬＫＡと第２の
クロック信号ＣＬＫＢとを各判定回路１１０へ供給する
ものである。詳しくは、冗長判定モード設定信号ＲＪＭ
が“Ｈ”レベルに設定された場合には、分周回路１００
は、内部連続クロック信号ＩＣＬＫ０を分周して得られ
たその２倍の周期と互いに相補な位相とを有する第１及
び第２のクロック信号ＣＬＫＡ，ＣＬＫＢを発生する。
また、冗長判定モード設定信号ＲＪＭが“Ｌ”レベルに
設定された場合には、分周回路１００は、内部連続クロ
ック信号ＩＣＬＫ０と同周期かつ同相の第１及び第２の
クロック信号ＣＬＫＡ，ＣＬＫＢを発生する。

【００２１】分周回路１００の内部構成を図４に示す。
図４において、１２１はインバータ回路、１２２，１２
３は３入力ＮＡＮＤ回路、１２４はインバータ回路、１
２５はカウンタ、１２６，１２７は２入力ＮＡＮＤ回
路、１２８，１２９，１３０，１３１はクロックトイン
バータ回路である。図４中のカウンタ１２５の内部構成
を図５に示す。図５において、１４１はクロックトイン
バータ回路、１４２はインバータ回路、１４３はクロッ
クトインバータ回路であって、これらはリング状に連結
されている。１４４はインバータ回路、１４５，１４６
はクロックトインバータ回路、１４７，１４８はインバ
ータ回路、１４９はＮＭＯＳトランジスタである。

【００２２】図３中の各判定回路１１０において、第１
のアドレス比較回路１１１ａは、内部コラムアドレスＩ
ＣＡと、第１のクロック信号ＣＬＫＡとを入力し、第１
の判定信号Ｊ１を出力するものである。また、第２のア
ドレス比較回路１１１ｂは、同じ内部コラムアドレスＩ
ＣＡと、第２のクロック信号ＣＬＫＢとを入力し、第２
の判定信号Ｊ２を出力するものである。

【００２３】各アドレス比較回路１１１ａ，１１１ｂの
内部構成を図６に示す。図６において、１５０はチャー
ジ回路、１６０はラッチ回路、１７０はヒューズ列、１
７５はＮＭＯＳトランジスタ列である。ヒューズ列１７
０とＮＭＯＳトランジスタ列１７５とは、アドレス比較
部１７８を構成する。図６の構成では、内部コラムアド
レスＩＣＡを示す信号として４ビットのアドレス信号Ａ
Ｙ３〜ＡＹ０とその反転信号ＸＡＹ３〜ＸＡＹ０とが入
力されるものとしている。チャージ回路１５０は、イン
バータ回路１５１と、電源ノードＶCCと判定ノード１５
５との間に介在したＰＭＯＳトランジスタ１５２とを備
え、クロック信号（ＣＬＫＡ又はＣＬＫＢ）が“Ｈ”レ
ベルである間に判定ノード１５５を“Ｈ”レベルにチャ
ージするものである。ラッチ回路１６０は、２個のイン
バータ回路１６１，１６２と１個のＰＭＯＳトランジス
タ１６３とを備え、判定ノード１５５の電位変化を増幅
して判定信号（Ｊ１又はＪ２）の論理を決定するもので
ある。ヒューズ列１７０は各々ポリシリコン等で形成さ
れた８個のヒューズ素子で、ＮＭＯＳトランジスタ列１
７５は８個のＮＭＯＳトランジスタで各々構成され、ヒ
ューズ素子とＮＭＯＳトランジスタとの８個の直列回路
が判定ノード１５５と接地ノードＶSSとの間に介在して
いる。ＮＭＯＳトランジスタ列１７５を構成する８個の
ＮＭＯＳトランジスタの各々のゲートには、上記アドレ
ス信号ＡＹ３〜ＡＹ０とその反転信号ＸＡＹ３〜ＸＡＹ
０とが与えられる。

【００２４】例えば“１０００（２進数）”を不良コラ
ムアドレスとしてアドレス比較部１７８にプログラムす
る場合には、ヒューズ列１７０の中の右から１、４、
６、８番目のヒューズ素子がレーザーによって切断され
る。このようにしてプログラムされた不良コラムアドレ
スと一致する内部コラムアドレスを示す信号（［ＡＹ
３，ＡＹ２，ＡＹ１，ＡＹ０］＝１０００かつ［ＸＡＹ
３，ＸＡＹ２，ＸＡＹ１，ＸＡＹ０］＝０１１１）がＮ
ＭＯＳトランジスタ列１７５を構成する各トランジスタ
のゲートに供給されたときには、判定ノード１５５から
接地ノードＶSSへの電流パスが存在しないので、チャー
ジ回路１５０の動作によって判定ノード１５５が“Ｈ”
レベルに上がり、判定信号（Ｊ１又はＪ２）が“Ｈ”レ
ベルとなる。これに対して、プログラムされた不良コラ
ムアドレスと一致しない内部コラムアドレスが入力され
たときには、判定ノード１５５から接地ノードＶSSへの
電流パスが生じるので、チャージ回路１５０が動作して
も判定ノード１５５が“Ｈ”レベルに上がらず、判定信
号（Ｊ１又はＪ２）が“Ｌ”レベルとなる。電源ノード
ＶCCから接地ノードＶSSへの貫通電流を抑制するため
に、チャージ回路１５０のＰＭＯＳトランジスタ１５２
とＮＭＯＳトランジスタ列１７５を構成する８個のＮＭ
ＯＳトランジスタとは、小さいサイズが選択される。

【００２５】図３中の出力回路１１２は、第１の判定信
号Ｊ１と、第２の判定信号Ｊ２と、冗長判定モード設定
信号ＲＪＭとを入力し、冗長判定モード設定信号ＲＪＭ
が“Ｈ”レベルに設定された場合には第１の判定信号Ｊ
１と第２の判定信号Ｊ２との論理和信号を第１のコラム
冗長判定信号ＣＲＪ１として出力し、冗長判定モード設
定信号ＲＪＭが“Ｌ”レベルに設定された場合には第１
及び第２の判定信号Ｊ１，Ｊ２をそのまま第１及び第２
のコラム冗長判定信号ＣＲＪ１，ＣＲＪ２として出力す
るものである。この出力回路１１２の内部構成を図７に
示す。図７において、１８１，１８３はクロックトイン
バータ回路、１８２，１８４，１８５はインバータ回
路、１８６はクロック制御された２入力のＮＯＲ回路、
１８７はＰＭＯＳトランジスタである。

【００２６】ここで、図３の構成を備えたコラム冗長判
定回路１３，２３の動作について説明する。

【００２７】本シンクロナスＤＲＡＭに例えば周波数１
００ＭＨｚ（周期１０ｎｓ）の外部クロック信号ＣＬＫ
を供給する場合には、１つの判定回路１１０の中の２個
のアドレス比較回路１１１ａ，１１１ｂに異なる不良コ
ラムアドレスをプログラムするとともに、分周回路１０
０及び出力回路１１２に“Ｌ”レベルの冗長判定モード
設定信号ＲＪＭを供給する。図８（ａ）〜（ｉ）は、Ｒ
ＪＭ＝“Ｌ”（ノーマルモード）の場合のコラム冗長判
定回路１３，２３の動作例を示す信号波形図である。デ
ータバースト長は４であり、ある判定回路１１０の中の
第１のアドレス比較回路１１１ａに不良コラムアドレス
として“１０００（２進数）”がプログラムされている
ものとする。分周回路１００は、図８（ｃ）及び（ｄ）
に示すように、内部ＣＡＳ信号ＩＣＡＳの活性時にのみ
内部連続クロック信号ＩＣＬＫ０と同周期かつ同相（し
たがって、外部クロック信号ＣＬＫと同周期かつ同相）
の第１及び第２のクロック信号ＣＬＫＡ，ＣＬＫＢを各
判定回路１１０へ供給する。各判定回路１１０の中の第
１のアドレス比較回路１１１ａは、第１のクロック信号
ＣＬＫＡの“Ｈ”レベルの期間（５ｎｓの期間）内に、
与えられた内部コラムアドレスＩＣＡと予めプログラム
された不良コラムアドレスとを比較して第１の判定信号
Ｊ１の論理レベルを決定し、第１のクロック信号ＣＬＫ
Ａの“Ｌ”レベルの期間（５ｎｓの期間）は、決定した
第１の判定信号Ｊ１の論理レベルを保持する。第２のア
ドレス比較回路１１１ｂは、第２のクロック信号ＣＬＫ
Ｂの“Ｈ”レベルの期間（５ｎｓの期間）内に、与えら
れた内部コラムアドレスＩＣＡと予めプログラムされた
不良コラムアドレスとを比較して第２の判定信号Ｊ２の
論理レベルを決定し、第２のクロック信号ＣＬＫＢの
“Ｌ”レベルの期間（５ｎｓの期間）は、決定した第２
の判定信号Ｊ２の論理レベルを保持する。つまり、第１
及び第２のアドレス比較回路１１１ａ，１１１ｂは、同
時に冗長判定を実行する。この結果、図８（ｅ）に示す
ように内部コラムアドレスＩＣＡが“１０００”に更新
された時、“１０００”がプログラムされた第１のアド
レス比較回路１１１ａが図８（ｆ）に示すように“Ｈ”
レベルの判定信号Ｊ１を出力し、これを受けて出力回路
１１２が図８（ｈ）に示すように“Ｈ”レベルのコラム
冗長判定信号ＣＲＪ１を出力する。

【００２８】さて、外部クロック信号ＣＬＫの周波数が
高くなると、上記ノーマルモードでは冗長判定ができな
い問題が生じる。内部コラムアドレスＩＣＡが不良コラ
ムアドレスと一致するアドレスに更新された際に、判定
ノード１５５を十分に“Ｈ”レベルにチャージしきれな
いうちに、すなわちラッチ回路１６０のしきい値より小
さいレベルまでしかチャージできないうちにクロック信
号（ＣＬＫＡ又はＣＬＫＢ）が“Ｌ”レベルに遷移して
しまうからである。この場合には、内部コラムアドレス
ＩＣＡが不良コラムアドレスと一致しても、“Ｈ”レベ
ルの判定信号（Ｊ１又はＪ２）は出力されない。

【００２９】そこで、本シンクロナスＤＲＡＭに例えば
周波数２５０ＭＨｚ（周期４ｎｓ）の外部クロック信号
ＣＬＫを供給する場合には、１つの判定回路１１０の中
の２個のアドレス比較回路１１１ａ，１１１ｂに同一の
不良コラムアドレスをプログラムするとともに、分周回
路１００及び出力回路１１２に“Ｈ”レベルの冗長判定
モード設定信号ＲＪＭを供給する。図９（ａ）〜（ｉ）
は、ＲＪＭ＝“Ｈ”（ハイスピードモード）の場合のコ
ラム冗長判定回路１３，２３の動作例を示す信号波形図
である。データバースト長は８であり、ある判定回路１
１０の中の第１及び第２のアドレス比較回路１１１ａ，
１１１ｂに不良コラムアドレスとして“１０００（２進
数）”がプログラムされているものとする。分周回路１
００は、図９（ｃ）及び（ｄ）に示すように、内部ＣＡ
Ｓ信号ＩＣＡＳの活性時にのみ内部連続クロック信号Ｉ
ＣＬＫ０の２倍の周期すなわち周期８ｎｓを有する第１
及び第２の相補クロック信号ＣＬＫＡ，ＣＬＫＢを各判
定回路１１０へ供給する。各判定回路１１０の中の第１
のアドレス比較回路１１１ａは、第１のクロック信号Ｃ
ＬＫＡの“Ｈ”レベルの期間（４ｎｓの期間）に、与え
られた内部コラムアドレスＩＣＡと予めプログラムされ
た不良コラムアドレスとを比較して第１の判定信号Ｊ１
の論理レベルを決定する。第２のアドレス比較回路１１
１ｂは、第２のクロック信号ＣＬＫＢの“Ｈ”レベルの
期間（４ｎｓの期間）に、与えられた内部コラムアドレ
スＩＣＡと予めプログラムされた不良コラムアドレスと
を比較して第２の判定信号Ｊ２の論理レベルを決定す
る。つまり、第１及び第２のアドレス比較回路１１１
ａ，１１１ｂは、交互に冗長判定を実行する。この結
果、図９（ｅ）に示すように第１のクロック信号ＣＬＫ
Ａの“Ｈ”レベルの期間に内部コラムアドレスＩＣＡが
“１０００”に更新された時、“１０００”がプログラ
ムされた第１のアドレス比較回路１１１ａが図９（ｆ）
に示すように“Ｈ”レベルの判定信号Ｊ１を出力し、こ
れを受けて出力回路１１２が図９（ｈ）に示すように
“Ｈ”レベルのコラム冗長判定信号ＣＲＪ１を出力す
る。図１０（ａ）〜（ｉ）は第２のクロック信号ＣＬＫ
Ｂの“Ｈ”レベルの期間に内部コラムアドレスＩＣＡが
“１０００”に更新された場合の動作を示しており、こ
の場合には“１０００”がプログラムされた第２のアド
レス比較回路１１１ｂが図１０（ｇ）に示すように
“Ｈ”レベルの判定信号Ｊ２を出力し、これを受けて出
力回路１１２が図１０（ｈ）に示すように“Ｈ”レベル
のコラム冗長判定信号ＣＲＪ１を出力する。

【００３０】なお、図４及び図５に示す分周回路１００
は、内部ＣＡＳ信号ＩＣＡＳが非活性（“Ｌ”レベル）
である間にカウンタ１２５の出力ＯＵＴ及び /ＯＵＴが
リセットされ、ＲＪＭ＝“Ｈ”の場合に第２のクロック
信号ＣＬＫＢより第１のクロック信号ＣＬＫＡの方が先
に立ち上がるように構成されている。また、図７の出力
回路１１２の中のＰＭＯＳトランジスタ１８７は、ＲＪ
Ｍ＝“Ｈ”の場合に不使用の第２のコラム冗長判定信号
ＣＲＪ２を“Ｌ”レベルに保持するために設けられてい
る。

【００３１】以上のとおり、図３の構成を備えたコラム
冗長判定回路１３，２３によれば、ハイスピードモード
では分周された相補クロック信号ＣＬＫＡ，ＣＬＫＢに
従って１つの判定回路１１１の中の同一の不良コラムア
ドレスがプログラムされた２個のアドレス比較回路１１
１ａ，１１１ｂが交互に冗長判定を実行するので、外部
クロック信号ＣＬＫの周波数が高くとも、十分な冗長判
定時間が得られ、正確なコラム冗長判定を達成できる。
また、十分な冗長判定時間が得られることから、チャー
ジ回路１５０のＰＭＯＳトランジスタ１５２とＮＭＯＳ
トランジスタ列１７５を構成する８個のＮＭＯＳトラン
ジスタとに小さいサイズのトランジスタを選択すること
によって電源ノードＶCCから接地ノードＶSSへの貫通電
流を抑制しても、コラム冗長判定に悪影響を及ぼすこと
がない。したがって、ＭＰＵシステムのマスタークロッ
ク信号のような高い周波数のクロック信号に対しても同
期動作が可能なほど高速であり、かつ消費電力の小さい
シンクロナスＤＲＡＭを実現できる。

【００３２】また、ノーマルモードでは１つの判定回路
１１０の中の２個のアドレス比較回路１１１ａ，１１１
ｂに異なる不良コラムアドレスがプログラムされ、両ア
ドレス比較回路の独立動作によって高い欠陥救済効率を
実現できる。

【００３３】次に、図１中の２個のコラム冗長判定回路
１３，２３を１つに統合した変形例を図１１に示す。図
１１において、第１のメモリバンク１０のノーマルコラ
ム及びスペアコラムには奇数のコラムアドレスが、第２
のメモリバンク２０のノーマルコラム及びスペアコラム
には偶数のコラムアドレスが各々割り当てられるものと
する。コラム冗長判定回路１９０は、分周回路１９１
と、奇数アドレス比較回路１９２と、偶数アドレス比較
回路１９３とを備え、内部コラムアドレスＩＣＡと、内
部ＣＡＳ信号ＩＣＡＳと、内部連続クロック信号ＩＣＬ
Ｋ０とを入力し、第１のメモリバンク１０へ奇数コラム
冗長判定信号ＯＣＲＪを、第２のメモリバンク２０へ偶
数コラム冗長判定信号ＥＣＲＪを各々供給するものであ
る。

【００３４】図１１中の分周回路１９１は、内部ＣＡＳ
信号ＩＣＡＳと、内部連続クロック信号ＩＣＬＫ０とを
入力し、内部ＣＡＳ信号ＩＣＡＳの活性時にのみ第１の
クロック信号ＣＬＫＡを奇数アドレス比較回路１９２
へ、第２のクロック信号ＣＬＫＢを偶数アドレス比較回
路１９３へ各々供給するものである。これらのクロック
信号ＣＬＫＡ，ＣＬＫＢは、内部連続クロック信号ＩＣ
ＬＫ０を分周して得られたその２倍の周期を有するクロ
ック信号であって、互いに相補な位相を有するものであ
る。奇数アドレス比較回路１９２は、内部コラムアドレ
スＩＣＡと、第１のクロック信号ＣＬＫＡとを入力し、
奇数コラム冗長判定信号ＯＣＲＪを出力するものであっ
て、不良コラムアドレスとして奇数アドレスのみがプロ
グラムされる。また、偶数アドレス比較回路１９３は、
内部コラムアドレスＩＣＡと、第２のクロック信号ＣＬ
ＫＢとを入力し、偶数コラム冗長判定信号ＥＣＲＪを出
力するものであって、不良コラムアドレスとして偶数ア
ドレスのみがプログラムされる。奇数アドレス比較回路
１９２及び偶数アドレス比較回路１９３の内部構成は、
図６と同様である。

【００３５】内部コラムアドレスＩＣＡは、初期アドレ
スからデータバースト長で決まる最終アドレスまで１ず
つ順次インクリメントされる。したがって、内部コラム
アドレスＩＣＡには奇数と偶数が交互に出現する。これ
に対応するように、図１１中のコラム冗長判定回路１９
０によれば、分周された相補クロック信号ＣＬＫＡ，Ｃ
ＬＫＢに応じて２個のアドレス比較回路１９２，１９３
が交互に冗長判定を実行する。したがって、外部クロッ
ク信号ＣＬＫの周波数が高くとも、十分な冗長判定時間
が得られ、正確なコラム冗長判定を達成できる。つま
り、図３の構成を備えたコラム冗長判定回路の場合と同
様に、高速かつ低消費電力のシンクロナスＤＲＡＭを実
現できる。

【００３６】図１２は、図１中のタイミング制御回路３
０の内部構成のうち、内部アドレスＩＡＤＲ、外部ＣＡ
Ｓ信号 /ＣＡＳ及び外部クロック信号ＣＬＫから内部コ
ラムアドレスＩＣＡと内部クロック信号ＩＣＬＫとを生
成するための回路構成を示している。ただし、データバ
ースト長は４であるものとしている。図１２において、
２００は内部クロック起動回路、２１０はＲＳフリップ
フロップ、２２０はゲート回路、２３０はコラムアドレ
スカウンタ、２４０はコラムアドレスレジスタ、２５０
はアドレス設定回路、２６０は比較回路、２７０は内部
クロック停止回路である。ＲＳフリップフロップ２１０
とゲート回路２２０とは、クロック制御回路２０５を構
成する。

【００３７】内部クロック起動回路２００は、外部ＣＡ
Ｓ信号 /ＣＡＳと外部クロック信号ＣＬＫとからパルス
状の内部クロック起動信号ＳＴＡＲＴをつくるための回
路であって、インバータ回路２０１と２入力ＮＡＮＤ回
路２０２とで構成される。ＲＳフリップフロップ２１０
は、２個の２入力ＮＡＮＤ回路２１１，２１２で構成さ
れ、内部クロック起動信号ＳＴＡＲＴが“Ｌ”レベルに
なった時に出力がセットされ、内部クロック停止回路２
７０から供給される内部クロック停止信号ＳＴＯＰが
“Ｌ”レベルになった時に出力がリセットされるもので
ある。ゲート回路２２０は、２入力ＮＡＮＤ回路２２１
とインバータ回路２２２とで構成され、ＲＳフリップフ
ロップ２１０の出力がセットされている間に外部クロッ
ク信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力す
るものである。

【００３８】コラムアドレスカウンタ２３０は、内部ク
ロック信号ＩＣＬＫに従って内部コラムアドレスＩＣＡ
を初期アドレスから最終アドレスまで１ずつ順次インク
リメントするものである。コラムアドレスレジスタ２４
０は、内部コラムアドレスＩＣＡの最終アドレスを保持
するものである。アドレス設定回路２５０は、内部アド
レスＩＡＤＲとして与えられたコラムアドレスを初期ア
ドレスＡＤＤ０としてコラムアドレスカウンタ２３０に
設定するとともに、該初期アドレスＡＤＤ０から１を引
いて得たアドレスを最終アドレスとしてコラムアドレス
レジスタ２４０に設定するものである。内部クロック起
動信号ＳＴＡＲＴの反転パルスは、初期アドレスＡＤＤ
０及び最終アドレスＡＤＤ０−１の設定信号ＳＥＴとし
て、コラムアドレスカウンタ２３０及びコラムアドレス
レジスタ２４０に供給される。

【００３９】比較回路２６０は、コラムアドレスカウン
タ２３０の最下位２桁Ａ１，Ａ０とコラムアドレスレジ
スタ２４０の最下位２桁ＲＡ１，ＲＡ０とを比較するた
めの回路であって、２個のＸＯＲ回路２６１，２６２と
１個のＮＡＮＤ回路２６３とで構成される。コラムアド
レスカウンタ２３０の最下位２桁Ａ１，Ａ０とコラムア
ドレスレジスタ２４０の最下位２桁ＲＡ１，ＲＡ０とが
一致すると、比較回路２６０から“Ｌ”レベルの判定信
号Ｄが出力される。内部クロック停止回路２７０は、比
較回路２６０の判定信号Ｄから内部クロック信号ＩＣＬ
Ｋに同期した内部クロック停止信号ＳＴＯＰをつくるた
めの回路であって、４個のインバータ回路２７１，２７
３，２７４，２７６と、１個のＮＭＯＳトランジスタ２
７２と、１個のクロックトインバータ回路２７５とで構
成される。

【００４０】図１３（ａ）〜（ｆ）は、図１２のタイミ
ング制御回路３０の動作を示す信号波形図である。内部
クロック起動信号ＳＴＡＲＴは、 /ＣＡＳ＝“Ｌ”かつ
ＣＬＫ＝“Ｈ”であるときに“Ｌ”レベルとなる。つま
り、内部クロック起動信号ＳＴＡＲＴは、図１３（ｃ）
に示すように、外部クロック信号ＣＬＫの立ち上がりに
同期して立ち下がる“Ｌ”レベルのパルス信号である。
内部クロック起動信号ＳＴＡＲＴが“Ｌ”レベルになる
と、ＲＳフリップフロップ２１０の出力が“Ｈ”レベル
にセットされる結果、図１３（ｆ）に示すように、ゲー
ト回路２２０は外部クロック信号ＣＬＫに同期した内部
クロックＩＣＬＫの出力を開始する。また、内部クロッ
ク起動信号ＳＴＡＲＴが“Ｌ”レベルになると、内部ク
ロック停止回路２７０の中のＮＭＯＳトランジスタ２７
２が導通する結果、図１３（ｄ）に示すように、内部ク
ロック停止信号ＳＴＯＰが“Ｈ”レベルになる。更に、
内部クロック起動信号ＳＴＡＲＴが“Ｌ”レベルになる
と、“Ｈ”レベルの設定信号ＳＥＴがコラムアドレスカ
ウンタ２３０及びコラムアドレスレジスタ２４０に供給
される結果、コラムアドレスカウンタ２３０に初期アド
レスＡＤＤ０が、コラムアドレスレジスタ２４０に最終
アドレスＡＤＤ０−１が各々設定される。例えば、コラ
ムアドレスカウンタ２３０の最下位２桁Ａ１，Ａ０に
“００（２進数）”が設定されるならば、コラムアドレ
スレジスタ２４０の最下位２桁ＲＡ１，ＲＡ０は“１１
（２進数）”に設定される。

【００４１】以後、コラムアドレスレジスタ２４０は最
終アドレスＡＤＤ０−１を保持し、コラムアドレスカウ
ンタ２３０は内部クロック信号ＩＣＬＫに同期して初期
アドレスＡＤＤ０から内部コラムアドレスＩＣＡを１ず
つ順次インクリメントする。図１３（ｅ）に示すように
内部コラムアドレスＩＣＡがＡＤＤ０からＡＤＤ１、Ａ
ＤＤ２、ＡＤＤ３へと順次遷移するのに応じて、コラム
アドレスカウンタ２３０の最下位２桁Ａ１，Ａ０は“０
０”から“０１”、“１０”、“１１”へと順次遷移す
る。コラムアドレスカウンタ２３０の最下位２桁Ａ１，
Ａ０が“１１”になると、比較回路２６０の判定信号Ｄ
は“Ｈ”レベルから“Ｌ”レベルへ転じる。Ａ１＝ＲＡ
１かつＡ０＝ＲＡ０が成立するからである。このように
して判定信号Ｄが“Ｌ”レベルになったとき、内部クロ
ック信号ＩＣＬＫの立ち下がりに同期して内部クロック
停止信号ＳＴＯＰが“Ｈ”レベルから“Ｌ”レベルへ転
じる。内部クロック停止信号ＳＴＯＰが“Ｌ”レベルに
なると、ＲＳフリップフロップ２１０の出力が直ちに
“Ｌ”レベルにリセットされる結果、ゲート回路２２０
は内部クロック信号ＩＣＬＫの出力を停止する。以上の
ようにして、データバースト長に等しい数のパルスすな
わち４個のパルスを有する内部クロック信号ＩＣＬＫが
ゲート回路２２０から得られる。これと同時に、データ
バースト長に応じた所要の内部コラムアドレスＩＣＡが
コラムアドレスカウンタ２３０から得られる。

【００４２】以上のとおり、図１２の構成を備えたタイ
ミング制御回路３０によれば、シンクロナスＤＲＡＭに
おけるデータのバースト転送に元来必要なコラムアドレ
スカウンタ２３０を内部クロック信号ＩＣＬＫの停止制
御にも用いるので、シンクロナスＤＲＡＭの回路規模を
縮小できる。また、必要な数のパルスのみの内部クロッ
ク信号ＩＣＬＫを複数の回路ブロック、すなわち第１及
び第２のメモリバンク１０，２０の中のコラムデコーダ
６３、入力バッファ５３、出力バッファ５４などへ分配
することで、本シンクロナスＤＲＡＭの大幅な低消費電
力化が達成される。

【００４３】なお、図１２中の比較回路２６０の回路構
成を変更すれば、任意のデータバースト長に対応可能で
ある。例えば、データバースト長が８ならば、コラムア
ドレスカウンタ２３０の最下位３桁とコラムアドレスレ
ジスタ２４０の最下位３桁との一致・不一致を判定すれ
ばよい。コラムアドレスレジスタ２４０への最終アドレ
スの設定次第では、コラムアドレスカウンタ２３０の保
持アドレスとコラムアドレスレジスタ２４０の保持アド
レスとが特定の桁において不一致になった場合に上記判
定信号Ｄを出力することとしてもよい。

【００４４】また、上記の例ではコラムアドレスカウン
タ２３０がアドレスをインクリメントすることとしてい
たが、内部クロック信号ＩＣＬＫの停止制御のためには
コラムアドレスカウンタ２３０に代わるカウンタがアド
レスをデクリメントすることとしてもよい。コラムアド
レスレジスタ２４０に代わるレジスタに設定される最終
アドレスは、これに応じて修正される。また、内部クロ
ック信号ＩＣＬＫの停止制御のためには、データバース
ト長で決定される数の桁のみを保持するカウンタとレジ
スタとを設けるようにしてもよい。

【００４５】なお、図１において、タイミング制御回路
３０から出力されるデータバースト長に等しい数のパル
スを有する内部クロック信号ＩＣＬＫを、内部連続クロ
ック信号ＩＣＬＫ０に代えてコラム冗長判定回路１３，
２３に供給するようにしてもよい。この場合には、コラ
ム冗長判定回路１３，２３への内部ＣＡＳ信号ＩＣＡＳ
の入力は不要である。図１１のコラム冗長判定回路１９
０についても同様である。

【００４６】以上、本発明の実施例に係るシンクロナス
ＤＲＡＭについて説明したが、本発明は外部クロック信
号に同期してデータを連続的に入出力するタイプの様々
な半導体記憶装置に適用可能である。

【００４７】

【発明の効果】以上説明してきたように、請求項１〜４
の発明によれば、内部コラムアドレスを利用してデータ
バースト長に等しい数のパルスを有する内部クロック信
号を生成し、該生成した内部クロック信号を複数の回路
ブロックへ分配する構成を採用したので、外部クロック
信号に同期して高速かつ低消費電力でデータを入出力で
きる半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るシンクロナスＤＲＡＭの
全体構成を示すブロック図である。

【図２】図１中の２つのメモリバンクの各々の内部構成
を示すブロック図である。

【図３】図１中の各コラム冗長判定回路の内部構成を示
すブロック図である。

【図４】図３中の分周回路の内部構成を示す回路図であ
る。

【図５】図４中のカウンタの内部構成を示す回路図であ
る。

【図６】図３中の各アドレス比較回路の内部構成を示す
回路図である。

【図７】図３中の出力回路の内部構成を示す回路図であ
る。

【図８】（ａ）〜（ｉ）は、冗長判定モード設定信号が
“Ｌ”レベルである場合の図３のコラム冗長判定回路の
動作を示す信号波形図である。

【図９】（ａ）〜（ｉ）は、冗長判定モード設定信号が
“Ｈ”レベルである場合の図３のコラム冗長判定回路の
動作を示す信号波形図である。

【図１０】（ａ）〜（ｉ）は、冗長判定モード設定信号
が“Ｈ”レベルである場合の図３のコラム冗長判定回路
の他の動作を示す信号波形図である。

【図１１】図１中のコラム冗長判定回路の変形例を示す
ブロック図である。

【図１２】図１中のタイミング制御回路の内部構成の一
部を示す回路図である。

【図１３】（ａ）〜（ｆ）は、図１２のタイミング制御
回路の動作を示す信号波形図である。

【符号の説明】

１０，２０ メモリバンク １３，２３ コラム冗長判定回路 ３０ タイミング制御回路 ５１ アドレスバッファ １００ 分周回路 １１０ 判定回路 １１１ａ，１１１ｂ アドレス比較回路 １１２ 出力回路 １５０ チャージ回路 １５２ ＰＭＯＳトランジスタ １５５ 判定ノード １６０ ラッチ回路 １７０ ヒューズ列 １７５ ＮＭＯＳトランジスタ列 １７８ アドレス比較部 １９０ コラム冗長判定回路 １９１ 分周回路 １９２ 奇数アドレス比較回路 １９３ 偶数アドレス比較回路 ２００ 内部クロック起動回路 ２０５ クロック制御回路 ２１０ ＲＳフリップフロップ ２２０ ゲート回路 ２３０ コラムアドレスカウンタ ２４０ コラムアドレスレジスタ ２５０ アドレス設定回路 ２６０ 比較回路 ２７０ 内部クロック停止回路 ＡＤＲ 外部アドレス /ＣＡＳ 外部ＣＡＳ信号 ＣＬＫ 外部クロック信号 ＣＬＫＡ，ＣＬＫＢ 第１及び第２のクロック信号 ＣＲＪ，ＣＲＪ１，ＣＲＪ２ 冗長判定信号 Ｄ 判定信号 ＥＣＲＪ 偶数コラム冗長判定信号 ＩＣＡ 内部コラムアドレス ＩＣＡＳ 内部ＣＡＳ信号 ＩＣＬＫ 内部クロック信号 ＩＣＬＫ０ 内部連続クロック信号 Ｊ１，Ｊ２ 第１及び第２の判定信号 ＯＣＲＪ 奇数コラム冗長判定信号 ＲＪＭ 冗長判定モード設定信号 ＳＥＴ 設定信号 ＳＴＡＲＴ 内部クロック起動信号 ＳＴＯＰ 内部クロック停止信号 ＶCC 電源ノード ＶSS 接地ノード

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−334867（ＪＰ，Ａ) 特開 平６−290582（ＪＰ，Ａ) 特開 平７−45069（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/40 - 11/409

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 データバースト長に等しい数のパルスを
   有する内部クロック信号を複数の回路ブロックへ分配す
   ることにより外部クロック信号に同期してデータを連続
   的に入出力する半導体記憶装置であって、 前記外部クロック信号に同期してかつ与えられた内部ク
   ロック起動信号に従って前記内部クロック信号の出力を
   開始し、かつ与えられた内部クロック停止信号に従って
   前記内部クロック信号の出力を停止するためのクロック
   制御回路と、 与えられた外部信号に従って前記内部クロック起動信号
   を生成するための内部クロック起動回路と、 メモリバンクをアクセスするための初期アドレスを一旦
   保持し、該保持した初期アドレスを前記内部クロック信
   号に従って最終アドレスまで順次更新するためのカウン
   タと、 前記カウンタの最終アドレスに応じたアドレスを保持す
   るためのレジスタと、 前記カウンタの保持アドレスと前記レジスタの保持アド
   レスとを比較し、該両アドレスが特定の桁において特定
   の関係になった場合に判定信号を出力するための比較回
   路と、 前記比較回路からの判定信号に従って前記内部クロック
   停止信号を生成するための内部クロック停止回路とを備
   えたことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記内部クロック制御回路は、 出力が前記内部クロック起動信号によりセットされかつ
   前記内部クロック停止信号によりリセットされるＲＳフ
   リップフロップと、 前記ＲＳフリップフロップの出力がセットされている間
   に前記外部クロック信号を前記内部クロック信号として
   出力するためのゲート回路とを備えたことを特徴とする
   半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 前記カウンタは、データバースト長に応じて１ずつ順次
   インクリメントされる内部コラムアドレスを生成するた
   めのコラムアドレスカウンタであることを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、 前記カウンタに初期アドレスを設定し、かつ前記カウン
   タの最終アドレスに応じたアドレスを前記レジスタに設
   定するためのアドレス設定回路を更に備え、 前記比較回路は、前記カウンタの保持アドレスと前記レ
   ジスタの保持アドレスとがデータバースト長で決定され
   る複数桁において全て一致した場合に前記判定信号を出
   力するための回路を備えたことを特徴とする半導体記憶
   装置。