JP4576004B2 - ポンプ制御回路 - Google Patents
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Description
【０００１】
関連出願に対する相互参照
この出願は、Pinkham等によって１９９７年３月１４日に出願された、「Pump Control Circuit」という名称の出願（現在のところ出願通し番号が割り当てられていない）の一部継続出願である。これを、あらゆる目的のためにここに参考資料として援用する。
【０００２】
発明の背景
本発明は、デジタル・メモリ回路、特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）回路に関する。本発明は、ＤＲＡＭの複数バンクのうちの１つのバンクの行活性化時間を延ばし、ＤＲＡＭに書き込んだり、そこから読み出したりすることのできるビット数／秒を増やす回路および方法を教示する。
【０００３】
ほとんどすべてのＤＲＡＭアーキテクチャはメモリ・セルのアレイを包含する。第１図はメモリ・セル１１０ａ−ｎの行を備える代表的なＤＲＡＭ回路の一部を示している。たとえば、１つの行が１０２４のメモリ・セルを含んでいてもよいし、１つのアレイ（図示せず）内に多くの行があってもよい。各セルは、代表的には、電荷を蓄積するコンデンサ１０２ａと、コンデンサ１０２ａ上の電荷をデータラインあるいはビットライン１０６ａに送るパス・トランジスタ１０４ａとを有する。セルが活性化されたとき、ビットライン１０６ａ上のセンスアンプ１０８ａがメモリ・セルの論理状態を検出し、保持する（ラッチする）。
【０００４】
代表的には、一行のメモリ・セルはワードライン１２０によって同時に活性化される。ワードラインは、パス・トランジスタのゲートをオンにして、電荷を蓄積コンデンサへ、またはそこから流させる。これによって、セル内に蓄積されたデータをセンス・アンプで読むことができる（すなわち、センスアンプをラッチすることができる）。あるいは、センスアンプにラッチされたような新しいデータをセルに書き込むことができる。
【０００５】
１つのワードラインを備える１つの新しい行を選ぶには比較的長い時間がかかる。ます、新しい行のアドレスを部分行デコーダ１６０によって解読してから、ワードラインを行活性化回路１３０によって活性化しなければならない。次に、ワードラインがキャパシタンスおよび直列抵抗を有し、これがＲＣ時定数を生じさせ、ワードラインがその全活性電圧に達するのにかかる時間が延びる。第３に、１つのワードライン上のセルすべてを荷電すると、蓄積コンデンサの信号出力に大きさが等しい電圧過渡現象が生じる可能性がある。これらの過渡現象は、メモリ・セル内容を確実に読み得るようになる前に落ちつかなければならない。したがって、ワードラインを選ぶことと、センスアンプからそのデータを取り込むこととの間のアクセス時間が比較的長くなる（約３０ｎｓ）。
【０００６】
それに加えて、メモリ・セルの隣り合った行は、代表的には、センスアンプを共有するので、１つの行を不活性化し、すなわち、ワードラインをオフにしてから別の行を活性化しなければならない。不活性化では、所望の論理状態にメモリ・セルをセットするためにリストア・プリチャージ・サイクルを必要とする。リストア・サイクルは現在活性のワードライン上の電圧を除去する。プリチャージ・サイクルはプリチャージ回路１０５ａを使用し、次の行活性化に備えてビットラインを釣り合わせる。これらの動作にさらに２０ｎｓかかる可能性あがる。したがって、代表的には、或る活性行をプリチャージし、閉じるのに約５０ｎｓかかり、新しい行を開いてその内容を読むのに約３０ｎｓより多くの時間がかかる。
【０００７】
１つの活性行（活性ワードラインを有する行、すなわち１つの活性化電圧よりも高い電圧を備えたワードラインを有する行）からの情報は不活性行からよりも迅速に読み書きできる。これは、センスアンプが蓄積コンデンサから読み込んだ状態にすでにラッチされているからである。センスアンプからは、その行が開いている限り、約１０ｎｓでデータを読み出すことができる。プリチャージ、リストアまたは行アクセスの動作を実施する必要がない。同様に、現在活性の行に対する書き込み操作は、プリチャージ操作を実施し、新しい行を活性化するのにかかる時間の一部で行うことができる。或る行をより長く開いておくことができる場合、あるいはより多くの行を開いておくことができる場合、毎秒あたりより多くのビットがメモリに入ったり、また、メモリから出たりするのを許すことによって、ＤＲＡＭの性能が向上することになる。
【０００８】
しかしながら、１つの行がどれくらい活性状態に保たれ得るかということについては固有の限界がある。パス・トランジスタ１０４ａがＮＭＯＳである場合、そのゲート（ワードライン１２０）をパス・トランジスタ１０４ａの少なくとも閾値電圧（Ｖｔ）分だけソース電圧（Ｖ DD ）より高いレベルにブーストし、蓄積コンデンサ１０２ａを全Ｖ DD レベルまで書き込みあるいはリストアするのに充分な活性化電圧を達成しなければならない。したがって、第１図に示すワードライン１２０は、活性化されたとき、１９８５年８月６日付けのMcAlexander等の米国特許第４，５３３，８４３号に開示されているように、一般的にＶ DD より上にブーストされる。このようなブースト作用は、ブートストラップ発生器（ブースト発生器）１５０にブースト済みの電圧を発生させることによって行われるのが代表的である。ブースト済みの電圧は、普通、ｐｈｉ＿ｂｓと呼ばれ、「ブースト・スラップ済みの電圧」とも呼ばれる。
【０００９】
各ブースト操作は、有限量の電荷をブースト発生器回路からブースト済みのノードに転送し、この電荷がブースト済みのノードから漏れるにつれて経時的にブースト済みのノードの電圧が減少する。このブースト済みの電圧損失のために、ＤＲＡＭは、普通、最大行活性化時間で特定される。すなわち、ワードラインがブーストされた後Ｖ DD ＋Ｖｔより上に留まる時間で特定される。
【００１０】
この活性化時間を延ばすために、回路設計者はブースト済みの活性ノードを付加的な電荷でポンピングする方法を工夫してきた。いくつかの方法では、自由運転式あるいは計時式いずれかの補助ポンプ回路（図示せず）を使用する。これらの補助ポンプ回路は反復ポンプ・サイクル時に増分電荷をｐｈｉ＿ｂｓに加え、ｐｈｉ＿ｂｓを比較的安定した電圧のところに保つ。
【００１１】
これらの技術は、少なくとも２つの問題を共有する。第１の問題は、補助ポンプ回路が比較的大きなチップ領域を占有するということである。これは、所与のメモリ・アレイ部位のためのチップ・サイズを増大させる。
【００１２】
第２の問題は、ワードラインがフルｐｈｉ＿ｂｓに達したときに、ワードライン・ドライバ・トランジスタ１３２のゲート電圧がｐｈｉ＿ｂｓプラスこのトランジスタの閾値電圧より大きくなければならないということである。これは、ドライバ・トランジスタ（ｎ２）１３５のゲート・ノードが二重ブースト電圧（図示せず）まで二重ブーストされることを意味する。この二重ブーストされたノードは電荷を失い、それ故、ワードラインと同様に電圧が低下する。したがって、行活性化時間はドライバ・トランジスタ１３２上のゲート電圧の減少時間によっても制限される。補助ポンプ回路は、このノードを二重ブースト電圧にリストアせず、したがって、これらの方法は行活性化時間を制限していた。
【００１３】
行・センスパスにおけるすべてのブーストされたノードをブーストされたおよび二重ブーストされた電圧レベルに無制限の時間にわたって維持することは、メモリ・チップのデータ・バンド幅をかなり増大させることになる。さらに、これが付加的なポンプ回路なしに、読み書き操作を中断することなしに、そして、複雑なバンド幅限定制御論理回路なしに達成されると望ましい。
【００１４】
発明の概要
本発明は、従来のチップよりも長い期間にわたってより多くのメモリ・セル行を活性状態に維持する改良したダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を提供する。これにより、データ伝送率が大きくなる。平均ＤＲＡＭアクセス時間は、行活性化時間を延ばし、所与の期間内で単一のブートストラップ発生器によってポンピングされ得る活性行の数を増やすことによって向上する。
【００１５】
本発明では、この結果を達成すべく、ブーストされた電圧をワードラインにリストアし、二重ブーストされた電圧をＤＲＡＭ回路内のワードライン・ドライバ・ゲートにリストアしてから、これらの電圧が臨界レベルより低いレベルまで低下する。一実施例において、この方法は、行選択操作を実施することなく、そして、補助ポンプ回路を加えることなく実行される。
【００１６】
ＤＲＡＭ装置は、代表的には、複数のメモリ・セル行アレイを有する。コントローラが活性化しようとしている１つのアレイを選んだとき、ブースト電圧発生器がアレイ選択信号およびグローバル活性化コマンドに従ってブースト電圧を発生させる。単一のブースト電圧発生器が複数のアレイを作動させ得る。一実施例において、ブースト電圧発生器は、ブースト電圧を発生するブースト・ストラップ回路およびポンプ・シーケンスを開始するための付加的な制御回路を含む。グローバル・ポンプ・コマンドとは、ブースト電圧発生器のポンピング率を設定するクロックの発生する信号である。ブースト電圧発生器の出力は経路デコーダを経由して選ばれた行を活性化するように送られる。
【００１７】
本発明の別の実施例においては、ブースト電圧発生器は、ワードライン転送ブースト電圧を生じる付加的な回路を有する。このワードライン転送ブースト電圧は、行活性化回路にある隔離トランジスタのゲートに送られる。このレベルまで隔離トランジスタ・ゲートをブーストすることによって、その行活性化回路内のドライバ・トランジスタのゲートをフル電圧ソース・レベル（Ｖ DD ）までプリチャージすることができる。
【００１８】
ひとたび１つのアレイが活性となったならば、同じブースト電圧発生器はブースト・イネーブル信号に応答して後続のブースト電圧ポンプを生成する。ブースト・イネーブル信号は、ＤＲＡＭ外部の制御論理回路、たとえば、外部コントローラからのタイミング、割り込み信号から発生させてもよいし、あるいは、内部コントローラが個別のブースト・イネーブル信号を発生させてもよい。あるいは、ブースト・イネーブル信号は、ＤＲＡＭチップ上の計時式あるいは自動調時式回路によって生成してもよい。
【００１９】
一実施例において、ブースト・イネーブル信号は、リング状に配置したポンプ・マルチプレクサまわりにトークンとしてポンプ・ビットを通すポンプ・マルチプレクサによって生成される。各ポンプ・マルチプレクサは、１つまたはそれ以上のメモリ・アレイと組み合わせてある。ポンプ・ビットがマルチプレクサのところに到着したときに１つの関連したアレイが活性状態になると、マルチプレクサが次のグローバル・ポンプ・コマンドについてブースト・イネーブル信号を発生し、そのアレイをブーストし、ポンプ・ビットをリング内の次のマルチプレクサに通すことになる。
【００２０】
各メモリ・アレイは、さらにサブアレイに分割してもよい。これらのサブアレイはセンスアンプを共有するように配置してもよい。このような配置において、対応した対のうちのサブアレイを１つだけいつでも活性状態にすることができる。本発明の別の実施例においては、センスアンプを共有するサブアレイはブースト電圧発生器回路を共有する。ブースト電圧経路デコーダはブースト電圧を活性サブアレイに送る。対応するサブアレイがコントローラによる選ばれたとき、第１のサブアレイを不活性化し、経路デコーダが自動的にブースト電圧をこの新しい活性サブアレイに送る。
【００２１】
本発明のポンプ制御回路の性質および利点をさらに理解するには、本明細書および添付図面の残りの部分を参照されたい。
【００２２】
【図面の簡単な説明】
第１図は、アレイ内のメモリ・セル行、ワードライン・パス回路、ブースト弾圧発生器およびブースト電圧デコーダを包含する代表的なＤＲＡＭ回路の一部を示している。
第２（ａ）図は、本発明の一実施例による、アドレス指定された行を選ぶこととは無関係にブースト作用を生じさせ得る、ブースト・イネーブル・ラインを包含する改良したＤＲＡＭの一部を示している。
第２（ｂ）図は、ポンプ・セット、ポンプ・リセット・シーケンス中における選定電圧対時間を示している。
第３図は、別個のワードライン転送電圧ブーストを包含する改良したＤＲＡＭ回路の一部を示している。
第４図は、メモリ・アレイおよびポンプ・イネーブル信号を発生させる関連した回路ブロックのブロック図である。
第５図は、第４図のポンプ・マルチプレクサ回路の一実施例の回路図である。
第６図は、第４図のポンプ・イネーブリング回路の一実施例の回路図である。
【００２３】
特別な実施例の説明
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップは、普通、ワードラインを活性化することによってアクセスされるメモリ・セルのアレイを有する。１つの活性ワードライン備えた１つのメモリ・セルは、これから行を選択し、活性化しなければならない１つのメモリ・セルよりも迅速に読み書きすることができる。多くのメモリ・セル・アレイをできるだけ長く活性状態に保持することで、ＤＲＡＭの平均データ転送速度を向上させることができる。
【００２４】
第１実施例−ブースト済みワードライン転送なし
第２（ａ）図は、本発明の一実施例を示す、ＤＲＡＭの行・センス経路の部分概略図である。本実施例において、トランジスタ１３６のゲート１３７は、供給源電圧Ｖ DD によって駆動される。ブースト電圧発生器３５０が標準の電荷転送方法によって約１．５Ｖ DD の電圧を印加する。ブースト電圧発生器３５０は、アレイ活性化信号８１５またはブースト・イネーブル信号３０１のいずれかのコマンドを受けた際にライン１１１をポンピングする。ブースト・イネーブル信号３０１がポンプ作用を実施し、これにより、アレイ活性化操作なしにライン１１１をブースト済みの電圧レベルにリストアする。
【００２５】
アレイ活性化動作は部分行デコーダ１６０を使用可能にする。論理ゲート３０２が行アドレスを完全に解読して、ｎ２ １３５をＶ DD マイナスワードライン隔離トランジスタ１３６の閾値電圧（Ｖｔ）にセットする。ノードｎ１ １４１は、インバータ１３９によってＶ DD にセットされる。ブースト電圧発生器３５０からのブースト済みの電圧出力１１１はブースト電圧経路デコーダ３４０を経由してブースト済みの電圧ライン３２１に送られる。行ライン１２０が選ばれることになっているとき、ライン３２１上の電圧の上昇変化が寄生キャパシタンスＣＣＤ １３３およびＣＣＳ １３４を介して電荷をｎ２ １３５に送る。これにより、ｎ２上の電圧を隔離トランジスタ１３６のゲート１３７上の電圧よりも高くする。ｎ２上の高くなった電圧は、ｎ２ １３５がＶ DD であった場合よりも、ワードライン１２０にポンプ電圧をより多く通すことができる。ワードラインは、行内のメモリ・セルおよびそれに関連したセンス・チャージ回路へのデータ転送を許すに十分な活性化電圧を供給することによってメモリ・セル行を活性化する。
【００２６】
当業者にとって公知であるように、ｎ２ １３５およびワードライン１２０上の電圧はこれらのノードからの電荷漏洩により減少する。最終的は、この電圧はドライバ・トランジスタ１３２およびパス・トランジスタ１０４のＶ DD ＋Ｖｔより低いレベルまで減少し、ワードライン電圧を低下させることになる。二回目のポンプ動作がワードラインをブースト済みの電圧にリストアし、そのメモリ・アレイを活性状態に留めることができる。
【００２７】
第２（ｂ）図は、二回目のポンプ動作中の、ノードｎ２ ２６０のところの電圧、ワードライン電圧２７０およびブースト済みの電圧２８０対時間を示している。二回目のポンプ動作は、ブースト・イネーブル信号（３０１、第２（ａ）図）に応答して起きる。ブースト・イネーブル信号は、アレイ活性化信号以外の信号であって、ブースト電圧発生器３５０に電圧ポンプ動作を生じさせる信号である。ポンプ動作において、ポンプ・リセット信号２５０（第５、６図に関連するポンプ・マルチプレクサ、ポンプ・イネーブルの章において以下に説明するようなパルスであってもよい）は、ブースト電圧発生器３５０内の或る回路によって、ブースト済み電圧ライン３２１（第２（ａ）図）をアース電圧２８１に引き寄せさせる。これは、ワードライン１２０（第２（ａ）図）をアース電圧２７１に、そして、ノードｎ２を初期電圧にリセットする。ノードｎ２はカップルダウンされるが、Ｖ DD −Ｖｔ（ブースト済みワードライン転送がない場合）２６１にクランプされ、あるいは、Ｖ DD （以下に説明するように、ワードライン転送がブーストされている場合）２６２にクランプされる。ポンプ・セット・パルス２５１が、ブースト電圧発生器からブースト電圧ライン３２１までの電圧をブースト済みの電圧２８２までポンピングさせ、これが、また、ワードラインをブースト済みの電圧２７２までブーストする。これは、ノードｎ２がその二重ブースト状態２６３（あるいは、ワードライン転送がブーストされていたならば２６４）に戻されるからである。
【００２８】
このイネーブル信号は、別個の制御ブロック、または、たとえば、ＤＲＡＭチップに組み込まれた埋め込み式フレーム・バッファ・コントローラから発生する個別のコマンドによって、ＤＲＡＭ制御論理回路に直接接続されたタイミング回路から発生するものであってもよい。ポンプ動作が完了した後、すべてのブーストされたノードは、アレイ活性化動作によって生成されたときと同じ高い電圧レベルにリストアされる。それ以降のブースト・イネーブル信号は、無限に、あるいは、選択から外され、不活性化されるまで、ワードラインを活性状態に保つことができる。
【００２９】
活性化後ポンプ動作の間、ポンピングされつつあるアレイにおいて読み書きは中断されることなく進行し得る。その理由は、すべての読み込まれたデータがラッチされたビットライン・センスアンプから取り込まれており、すべての書き込みが同じビットライン・センスアンプ上の実施されているからである。ポンプ動作は、通常の読み書き作動にとって完全に透明である。充分に頻繁なポンプ動作の場合、アレイが選択から外されるまでワードラインがブーストされ、メモリ・アレイに対する適正なデータ・リストアを確実にする。
【００３０】
第２実施例−ブースト済みワードライン転送
第３図は、本発明の別の実施例を示しており、ここでは、ワードライン・ブースト電圧（ｐｈｉ＿ｂｓ）１１１に加えて、ワードライン転送ブースト電圧ポンプ（ＷＬＸＦＲ）３３７がブースト電圧発生器３５０’によって生成される。ＷＬＸＺＦＲ３３７は行活性化サイクルの開始付近でＶ DD より高いレベルにブーストされる。ブースト電圧経路デコーダ３４０’は、隔離トランジスタ・ゲート３３７ａにＷＬＸＦＲ３３７を送る。選択された行のインバータ１３９は、ＷＬＸＦＲ３３７ａがブーストされてしまう後までＨＩにならない。ＷＬＸＦＲ３３７ａがＶ DD ＋Ｖｔより高くブーストされるので、ｐｈｉ＿ｂｓ１１１がブーストされる前に、ノードｎ２ １３５はフルＶ DD レベルに達する。ｐｈｉ＿ｂｓ１１１がブーストされる直前に、ＷＬＩＸＦＲ３３７はＶ DD に戻され、クランプされる。
【００３１】
したがって、ｐｈｉ＿ｂｓ１１１がブーストされたとき、電荷がライン３２１からｎ２ １３５までドライバ・トランジスタ１３２のゲート・ドレン・キャパシタンス１３３介して転送される。第１の実施例と同様に、ｎ１ １４１がＷＬＸＦＲ３３７ａと同じ電圧にあるので、電荷がノードｎ２から隔離トランジスタ１３６を通って逆流することはない。したがって、ノードｎ２ １３５は、第１の実施例に記載されている電圧よりも少なくとも約Ｖｔ分高い二重ブースト済み電圧を達成する。これは、ドライバ・トランジスタ１３２の相互コンダクタンスを高め、これがワードライン１２０の立ち上がり時間を短縮し、全データアクセス速度を高める。
【００３２】
本実施例においては、ＷＬＸＦＲポンプのためのタイミングは、アレイ活性化ポンプ動作またはブースト・イネーブル・ポンプ動作のいずれかのためのｐｈｉ＿ｂｓブースト電圧ポンプと同様に制御される。これにより、アレイ活性化サイクル中に最初に達成される同じ二重ブースト・レベルが後続のポンプ・サイクルで確実に再確立されることになる。
【００３３】
ポンプ制御回路の実現
第４図は、オンチップ・ブースト・イネーブル信号を発生させることができる埋め込み式フレーム・バッファの一部を示している。第４図は付加的な制御ラインまたは回路を有し得る実際のフレーム・バッファの簡略図である。たとえば、図を簡略化するために、１アレイあたりたった１つのワードラインが示してあるだけである。実際のメモリ・アレイは、いくつかのワードラインと、ブースト済みの電圧を適切なワードラインに送る関連したデコーダ回路とを持つことになる。１アレイあたりワードラインは１つだけブーストされる。図はそれを表している。メモリ・アレイ８５０ａと組み合わせたポンプ制御回路は、ポンプ・アドレス・ブロック８１０ａと、ポンプ・マルチプレクサ・ブロック８２０ａと、ポンプ・イネーブル・ブロック８３０ａとブートストラップ発生器８４０ａとからなる。ポンプ・アドレス８１０ａ−ｎブロックは、共通のアドレスバス８１１および共通の制御バス８１２に接続される。共通のクロック８１３は同期実施のために示してある。当業者であれば、１つの非同期制御がアドレス遷移検出または他の適当な制御信号によって使用され得ることはわかるであろう。当業者であれば、また、これら４つの特殊なブロックに制御部を区画割りするのは、任意であり、各ブロックが種々の特殊な回路によって実現可能であることは明らかであろう。
【００３４】
ポンプ・アドレス
ポンプ・アドレス・ブロック８１０ａはアドレス、制御信号を受け取る。これらの信号は、アドレス・バス８１１上のコントローラ（図示せず）からの選択されたアドレスおよび制御バス８１２上の信号に従って活性化信号８１５ａを生成する。アレイ活性化信号８１５ａはポンプ・イネーブル・ブロック８３０ａに送られ、ここにおいて、ワードライン・ブースト電圧ポンプ１１１ａを開始する（また、上記の通りに、この特徴を含む実施例では、ＷＬＸＦＲ３３７（第３図）のブースト作用を開始する。以下の説明ではＷＬＸＦＲの特に説明することはない）。本実施例においては、ポンプ・アドレス・ブロックは、制御バス８１２上のグローバル・ポンプ信号（図示せず）にも応答する。グローバル・ポンプ信号が適正な時刻にＨＩである場合、ポンプ・アドレス・ブロック８１０ａはポンプ・ライン８１４ａにローカル・ポンプ・パルスを与える。このローカル・ポンプ・パルスは、関連するアレイが活性状態の場合、ポンプ・イネーブル・シーケンスをトリガする。一実施例において、ローカル・ポンプ・パルスは、ＤＲＡＭチップ外部のコントローラから発生してもよい。もう１つの実施例では、ローカル・ポンプ・パルスは、ＤＲＡＭチップ上のタイミング回路または論理回路から生じてもよい。どちらの実施例でも、タイミング信号（クロック）および割り込み信号に従って規則的な間隔で信号を発生する方法を使用し得る。これらのコントローラは、プログラムされたか、同期調時されたか、あるいは、非同期調時された論理に従ってローカル・ポンプ・パルスを発生することができる。
【００３５】
ポンプ・マルチプレクサ
ポンプ・マルチプレクサ・ブロック８２０ａは、アドレス指定・選択操作を行うことなく活性ワードラインをリブートするオンチップ方法の一実施例である。一実施例において、ポンプ・マルチプレクサ・ブロック８２０ａはシリアル・シフト・レジスタの一位置として作動する。この実施例においては、ポンプ・マルチプレクサはポンプ・ビット（図示せず）を記憶し、ローカル・ポンプ・パルス８１４ａを受信後にそれを次のポンプ・マルチプレクサ・ブロックに送る。
【００３６】
ポンプ・マルチプレクサ・ブロックのところにポンプ・ビットが存在することによって、ポンプ・マルチプレクサ・ブロックが関連するアレイのワードラインをリブートする信号を発生することができる。ワードラインは、（１）アレイが現在アドレス指定されている場合（すなわち、ポンプ・イネーブル（ｐｈｉｂｓ＿ｅｎ）信号８３１ａがＨＩである場合）、（２）ポンプ・ビットがアレイのポンプ・マルチプレクサ・ブロックに存在する場合（すなわち、ポンプイン８２３ａがＨＩである場合）、（３）マルチプレクサがローカル・ポンプ・パルス８１４ａを受信した場合に、ブートされる。シフト・レジスタ・チェーン内のたった１つのポンプ・マルチプレクサ・ブロックが任意の時点でポンプ・ビットを有し、したがって、チエーン内のたった１つのブースト電圧発生器のみがその関連したワードラインをポンピングすることになる。
【００３７】
第５図は、ポンプ・マルチプレクサ回路の１つの可能性ある実施例を示す。ローカル・ポンプ・パルス６１４上の立ち上がりに応答してポンプ・マルチプレクサがポンプ入力８２３をラッチする。ポンプ入力は、そのポンプ・マルチプレクサのポンプ入力部にポンプ・ビットが存在しない場合にはＬＯであり、ポンプ・ビットが存在する場合にはＨＩである。ポンプ・マルチプレクサ・ステージがポンプ・ビットを有する場合、ポンプ・ビットとローカル・ポンプ・パルスが混合して存在することによって、内部ポンプ・イネーブル信号５１０が発生する。ポンプ・マルチプレクサ・ブロック８２０は、ポンプ・ビット（存在するとして）をポンプ・ビット・アウト８２４上の次のポンプ・マルチプレクサ・ブロック（第５図には図示せず）に送り、フリップフロップ５０５をＨＩレベルにセットする。このようにして、ポンプ・ビットはアレイからアレイへ循環し、チェーン内のたった１つのアレイのみがＨＩポンプ・ビットを有することになる。当業者にはわかるように、ＨＩおよびＬＯは相対的な用語であって、この回路の動作を限定するものではない。
【００３８】
この実施においては、パルスはパワーアップでライン５１６に与えられ、ポンプＮＯＲゲート５０２、５０３を介してポンプ・マルチプレクサのチェーンにおける１つを除いてすべてのフリップフロップをＬＯにセットする。ＬＯにセットされないこの１つのポンプ・マルチプレクサ・フリップフロップは、ＮＯＲゲート５０２、５０３に取って代わるＮＡＮＤゲートを有する。ＮＡＮＤゲートはそのフリップフロップの値をＨＩにセットする。このＨＩになったフリップフロップは、シリアル・レジスタ・チェーン内の「最初の」フリップフロップとみなすことができる。
【００３９】
ポンプ・ビットがローカル・ポンプ・パルス中に存在する場合、論理ＡＮＤ５０６が内部ポンプ・イネーブル・パルス５１０を発生する。１つのアレイが先に選ばれ、活性化操作でブーストされている場合、そのｐｈｉｂｓ＿ｅｎ信号８３１は、活性化ポンプまたはポンプ・イネーブル信号ポンプのいずれかの結果として、ＨＩになる。内部ポンプ・イネーブル・パルス５１０がＨＩのとき、タイミング回路５１５がまずポンプ・リセット８２１上に立ち下りパルスを生じる。これは、ポンプ・イネーブル・ブロック（第５図には図示せず）を通してｐｈｉ＿ｂｓを接地し、関連するワードラインを接地して電圧ブースト動作の準備を整え、ｐｈｉｂｓ＿ｅｎ８３１をＬＯにセットする。ブースト・イネーブル８３１がＬＯになると、ポンプ・リセット８２１はＨＩに戻る。この手段はインバータ遅延ストリング５１６を利用して自動調時される。
【００４０】
ポンプ・リセット８２１上の負パルスもまた内部ラッチ５１８をＨＩにセットする。ＮＡＮＤゲート５１９が、内部ラッチ５１８からのＨＩ値を現在ＬＯの内部ポンプ・イネーブル５１０を組み合わせて、ポンプ・セット８２２のところにＬＯレベルを発生させる。これにより、ブースト電圧発生器が関連するワードライン（第５図には図示せず）をリブートする。インバータ・ストリング５１１はＬＯポンプ・セット信号を遅延させ、内部ラッチ５１８をＬＯにリセットし、したがって、ポンプ・セット信号が自動調時される。この動作は、他の手段（たとえば、同期または非同期の論理回路）によっても達成され得るが、上記の実施例は別個のアドレスバスの必要性を除いている。
【００４１】
要約すると、ポンプ・マルチプレクサ・ブロックは、円形のシフト・レジスタとして接続され、それを通じて制御バス上のグローバル・ポンプ信号に応答してポンプ・ビットがシフトされる。ポンプ・ビットが或るポンプ・マルチプレクサ・ブロックによって利用できる（あるいはそこに存在する）場合、そして、関連するアレイが１つの活性ワードライン（すなわち、ブートされたワードライン）を有する場合には、ポンプ・マルチプレクサ・ブロックは、ワードラインおよび他のノードをリブートする適切なタイミングを発生することになる。
【００４２】
ポンプ・イネーブル
第６図は、ポンプ・イネーブリング・ブロック１３０の一実施例を示している。このブロックは、確実に、活性アレイをブートし、不活性なアレイをブートしない。このブロックの出力はｐｈｉｂｓ＿ｅｎ信号であり、この信号は、電圧ポンプの準備に際して関連するブースト電圧発生器およびワードラインを接地するか、あるいは、電圧ポンプを始動する。
【００４３】
ｐｈｉｂｓ＿ｅｎ信号を発生させる方法は２つあり、どちらの方法でも電圧ポンプを始動する。第１の方法は、このブロックがポンプ・アドレス・ブロック８１０（第６図には図示せず）からアレイ活性化信号８１５を受け取った場合に行われる。もし或るアレイが現在アドレス指定されていないならば、そのワードラインは既に接地電位にあり、電圧ポンプ始動に先立ってなんのイベントも必要としない。
【００４４】
第２の方法は、ポンプ・マルチプレクサからポンプ・セット信号、ポンプ・リセット信号を受信することである。ポンプ・リセット上のパルスはワードラインを接地し、ブースト発生器を電圧ポンプのために準備する。次いで、ポンプ・セット８２２上のパルスがｐｈｉｂｓ＿ｅｎ８３１をＨＩにし、電圧ポンプを始動する。上記したように、これらの信号のタイミングはオンチップで達成される。ラッチが、アレイ活性化信号８１５、ポンプ・セット信号８２２およびポンプ・リセット信号８２１の状態をキャプチャし、それを保持する。その結果、入力に必要なのはパルスだけである。
【００４５】
特殊な実施例のさらなる詳細
第４図に示し、説明したように、各メモリ・アレイはその隣のアレイから独立していると仮定されている。しかしながら、隣接したアレイは、普通、センスアンプを共有している。隣接したアレイがセンスアンプを共有しているため、これらのアレイは同時に活性となることはできない。すなわち、同時に、これらのアレイがブートされたワードラインを一緒に持つことはできない。したがって、これらの同じ隣接したアレイ間にブースト発生器回路を分配することが可能となる。このことにより、各ブースト発生器回路において容量接続されたトランジスタにとって必要なチップ上の面積を節減することができる。共有式ワードライン・ブースト回路は、Robert J.Proebstingによって１９９６年５月３１日に出願された、「Shared Bootstrap Circuit」という名称の、現在審査係属中の米国特許出願番号の第０８／６５６１６５号（本出願人に譲渡済み）の主題である。この米国特許出願は、あらゆる目的のためにその全体を参考資料としてここに援用する。
【００４６】
先に説明したように、１つのアレイを活性化するということは、そのワードラインをブーストすることよりも時間がかかる。それ故、１つのアレイを活性化している間、ホールドオフ期間があり、その間、ポンプ・ビットが無視される。これは、ワードラインが既にブートされつつある過程にあるときにこのワードラインをアースに戻し、それをリブートするのが不利だからである。これにより、活性化コマンドに関係なく、ローカル・ポンプ・パルスを任意の時点で表明され得る。これはグローバル・ポンプ制御をより単純にする。
【００４７】
アレイがブースト発生器ブロックを共有しているとき、両方の関連するポンプ・マルチプレクサ・ブロックへ同時にポンプ・ビットを入力することも可能である。すなわち、共有対のアレイのポンプ入力部が相互に接続され、ポンプ・マルチプレクサのうちたった１つのポンプ・マルチプレクサのみがポンプ・ビットを次の対のポンプ・マルチプレクサに送るということである。同様に、１つのポンプ・マルチプレクサ・ブロックを一対のアレイで共有してもよい。これは、ポンプ・ビットが１つのアレイ対における不活性アレイを「スキップ」し、ポンプ・ビットがリングまわりに移動するのにかかる時間を短縮するという効果を持つ。リング内の各アレイがブーストされてからその電圧が不活性レベルまで低下するために、１つのアレイは、その隣のアレイが選ばれ、活性化されるまで、開いたままに保たれ得る。
【００４８】
上記の説明は本発明の特殊な実施例の完全な説明であるが、種々の修正、変更、代替が可能である。したがって、本発明の範囲は、先に説明した実施例に限定されるものではなく、以下の請求の範囲によって定義されるべきである。
関連出願に対する相互参照
この出願は、Pinkham等によって１９９７年３月１４日に出願された、「Pump Control Circuit」という名称の出願（現在のところ出願通し番号が割り当てられていない）の一部継続出願である。これを、あらゆる目的のためにここに参考資料として援用する。
【０００２】
発明の背景
本発明は、デジタル・メモリ回路、特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）回路に関する。本発明は、ＤＲＡＭの複数バンクのうちの１つのバンクの行活性化時間を延ばし、ＤＲＡＭに書き込んだり、そこから読み出したりすることのできるビット数／秒を増やす回路および方法を教示する。
【０００３】
ほとんどすべてのＤＲＡＭアーキテクチャはメモリ・セルのアレイを包含する。第１図はメモリ・セル１１０ａ−ｎの行を備える代表的なＤＲＡＭ回路の一部を示している。たとえば、１つの行が１０２４のメモリ・セルを含んでいてもよいし、１つのアレイ（図示せず）内に多くの行があってもよい。各セルは、代表的には、電荷を蓄積するコンデンサ１０２ａと、コンデンサ１０２ａ上の電荷をデータラインあるいはビットライン１０６ａに送るパス・トランジスタ１０４ａとを有する。セルが活性化されたとき、ビットライン１０６ａ上のセンスアンプ１０８ａがメモリ・セルの論理状態を検出し、保持する（ラッチする）。
【０００４】
代表的には、一行のメモリ・セルはワードライン１２０によって同時に活性化される。ワードラインは、パス・トランジスタのゲートをオンにして、電荷を蓄積コンデンサへ、またはそこから流させる。これによって、セル内に蓄積されたデータをセンス・アンプで読むことができる（すなわち、センスアンプをラッチすることができる）。あるいは、センスアンプにラッチされたような新しいデータをセルに書き込むことができる。
【０００５】
１つのワードラインを備える１つの新しい行を選ぶには比較的長い時間がかかる。ます、新しい行のアドレスを部分行デコーダ１６０によって解読してから、ワードラインを行活性化回路１３０によって活性化しなければならない。次に、ワードラインがキャパシタンスおよび直列抵抗を有し、これがＲＣ時定数を生じさせ、ワードラインがその全活性電圧に達するのにかかる時間が延びる。第３に、１つのワードライン上のセルすべてを荷電すると、蓄積コンデンサの信号出力に大きさが等しい電圧過渡現象が生じる可能性がある。これらの過渡現象は、メモリ・セル内容を確実に読み得るようになる前に落ちつかなければならない。したがって、ワードラインを選ぶことと、センスアンプからそのデータを取り込むこととの間のアクセス時間が比較的長くなる（約３０ｎｓ）。
【０００６】
それに加えて、メモリ・セルの隣り合った行は、代表的には、センスアンプを共有するので、１つの行を不活性化し、すなわち、ワードラインをオフにしてから別の行を活性化しなければならない。不活性化では、所望の論理状態にメモリ・セルをセットするためにリストア・プリチャージ・サイクルを必要とする。リストア・サイクルは現在活性のワードライン上の電圧を除去する。プリチャージ・サイクルはプリチャージ回路１０５ａを使用し、次の行活性化に備えてビットラインを釣り合わせる。これらの動作にさらに２０ｎｓかかる可能性あがる。したがって、代表的には、或る活性行をプリチャージし、閉じるのに約５０ｎｓかかり、新しい行を開いてその内容を読むのに約３０ｎｓより多くの時間がかかる。
【０００７】
１つの活性行（活性ワードラインを有する行、すなわち１つの活性化電圧よりも高い電圧を備えたワードラインを有する行）からの情報は不活性行からよりも迅速に読み書きできる。これは、センスアンプが蓄積コンデンサから読み込んだ状態にすでにラッチされているからである。センスアンプからは、その行が開いている限り、約１０ｎｓでデータを読み出すことができる。プリチャージ、リストアまたは行アクセスの動作を実施する必要がない。同様に、現在活性の行に対する書き込み操作は、プリチャージ操作を実施し、新しい行を活性化するのにかかる時間の一部で行うことができる。或る行をより長く開いておくことができる場合、あるいはより多くの行を開いておくことができる場合、毎秒あたりより多くのビットがメモリに入ったり、また、メモリから出たりするのを許すことによって、ＤＲＡＭの性能が向上することになる。
【０００８】
しかしながら、１つの行がどれくらい活性状態に保たれ得るかということについては固有の限界がある。パス・トランジスタ１０４ａがＮＭＯＳである場合、そのゲート（ワードライン１２０）をパス・トランジスタ１０４ａの少なくとも閾値電圧（Ｖｔ）分だけソース電圧（Ｖ DD ）より高いレベルにブーストし、蓄積コンデンサ１０２ａを全Ｖ DD レベルまで書き込みあるいはリストアするのに充分な活性化電圧を達成しなければならない。したがって、第１図に示すワードライン１２０は、活性化されたとき、１９８５年８月６日付けのMcAlexander等の米国特許第４，５３３，８４３号に開示されているように、一般的にＶ DD より上にブーストされる。このようなブースト作用は、ブートストラップ発生器（ブースト発生器）１５０にブースト済みの電圧を発生させることによって行われるのが代表的である。ブースト済みの電圧は、普通、ｐｈｉ＿ｂｓと呼ばれ、「ブースト・スラップ済みの電圧」とも呼ばれる。
【０００９】
各ブースト操作は、有限量の電荷をブースト発生器回路からブースト済みのノードに転送し、この電荷がブースト済みのノードから漏れるにつれて経時的にブースト済みのノードの電圧が減少する。このブースト済みの電圧損失のために、ＤＲＡＭは、普通、最大行活性化時間で特定される。すなわち、ワードラインがブーストされた後Ｖ DD ＋Ｖｔより上に留まる時間で特定される。
【００１０】
この活性化時間を延ばすために、回路設計者はブースト済みの活性ノードを付加的な電荷でポンピングする方法を工夫してきた。いくつかの方法では、自由運転式あるいは計時式いずれかの補助ポンプ回路（図示せず）を使用する。これらの補助ポンプ回路は反復ポンプ・サイクル時に増分電荷をｐｈｉ＿ｂｓに加え、ｐｈｉ＿ｂｓを比較的安定した電圧のところに保つ。
【００１１】
これらの技術は、少なくとも２つの問題を共有する。第１の問題は、補助ポンプ回路が比較的大きなチップ領域を占有するということである。これは、所与のメモリ・アレイ部位のためのチップ・サイズを増大させる。
【００１２】
第２の問題は、ワードラインがフルｐｈｉ＿ｂｓに達したときに、ワードライン・ドライバ・トランジスタ１３２のゲート電圧がｐｈｉ＿ｂｓプラスこのトランジスタの閾値電圧より大きくなければならないということである。これは、ドライバ・トランジスタ（ｎ２）１３５のゲート・ノードが二重ブースト電圧（図示せず）まで二重ブーストされることを意味する。この二重ブーストされたノードは電荷を失い、それ故、ワードラインと同様に電圧が低下する。したがって、行活性化時間はドライバ・トランジスタ１３２上のゲート電圧の減少時間によっても制限される。補助ポンプ回路は、このノードを二重ブースト電圧にリストアせず、したがって、これらの方法は行活性化時間を制限していた。
【００１３】
行・センスパスにおけるすべてのブーストされたノードをブーストされたおよび二重ブーストされた電圧レベルに無制限の時間にわたって維持することは、メモリ・チップのデータ・バンド幅をかなり増大させることになる。さらに、これが付加的なポンプ回路なしに、読み書き操作を中断することなしに、そして、複雑なバンド幅限定制御論理回路なしに達成されると望ましい。
【００１４】
発明の概要
本発明は、従来のチップよりも長い期間にわたってより多くのメモリ・セル行を活性状態に維持する改良したダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を提供する。これにより、データ伝送率が大きくなる。平均ＤＲＡＭアクセス時間は、行活性化時間を延ばし、所与の期間内で単一のブートストラップ発生器によってポンピングされ得る活性行の数を増やすことによって向上する。
【００１５】
本発明では、この結果を達成すべく、ブーストされた電圧をワードラインにリストアし、二重ブーストされた電圧をＤＲＡＭ回路内のワードライン・ドライバ・ゲートにリストアしてから、これらの電圧が臨界レベルより低いレベルまで低下する。一実施例において、この方法は、行選択操作を実施することなく、そして、補助ポンプ回路を加えることなく実行される。
【００１６】
ＤＲＡＭ装置は、代表的には、複数のメモリ・セル行アレイを有する。コントローラが活性化しようとしている１つのアレイを選んだとき、ブースト電圧発生器がアレイ選択信号およびグローバル活性化コマンドに従ってブースト電圧を発生させる。単一のブースト電圧発生器が複数のアレイを作動させ得る。一実施例において、ブースト電圧発生器は、ブースト電圧を発生するブースト・ストラップ回路およびポンプ・シーケンスを開始するための付加的な制御回路を含む。グローバル・ポンプ・コマンドとは、ブースト電圧発生器のポンピング率を設定するクロックの発生する信号である。ブースト電圧発生器の出力は経路デコーダを経由して選ばれた行を活性化するように送られる。
【００１７】
本発明の別の実施例においては、ブースト電圧発生器は、ワードライン転送ブースト電圧を生じる付加的な回路を有する。このワードライン転送ブースト電圧は、行活性化回路にある隔離トランジスタのゲートに送られる。このレベルまで隔離トランジスタ・ゲートをブーストすることによって、その行活性化回路内のドライバ・トランジスタのゲートをフル電圧ソース・レベル（Ｖ DD ）までプリチャージすることができる。
【００１８】
ひとたび１つのアレイが活性となったならば、同じブースト電圧発生器はブースト・イネーブル信号に応答して後続のブースト電圧ポンプを生成する。ブースト・イネーブル信号は、ＤＲＡＭ外部の制御論理回路、たとえば、外部コントローラからのタイミング、割り込み信号から発生させてもよいし、あるいは、内部コントローラが個別のブースト・イネーブル信号を発生させてもよい。あるいは、ブースト・イネーブル信号は、ＤＲＡＭチップ上の計時式あるいは自動調時式回路によって生成してもよい。
【００１９】
一実施例において、ブースト・イネーブル信号は、リング状に配置したポンプ・マルチプレクサまわりにトークンとしてポンプ・ビットを通すポンプ・マルチプレクサによって生成される。各ポンプ・マルチプレクサは、１つまたはそれ以上のメモリ・アレイと組み合わせてある。ポンプ・ビットがマルチプレクサのところに到着したときに１つの関連したアレイが活性状態になると、マルチプレクサが次のグローバル・ポンプ・コマンドについてブースト・イネーブル信号を発生し、そのアレイをブーストし、ポンプ・ビットをリング内の次のマルチプレクサに通すことになる。
【００２０】
各メモリ・アレイは、さらにサブアレイに分割してもよい。これらのサブアレイはセンスアンプを共有するように配置してもよい。このような配置において、対応した対のうちのサブアレイを１つだけいつでも活性状態にすることができる。本発明の別の実施例においては、センスアンプを共有するサブアレイはブースト電圧発生器回路を共有する。ブースト電圧経路デコーダはブースト電圧を活性サブアレイに送る。対応するサブアレイがコントローラによる選ばれたとき、第１のサブアレイを不活性化し、経路デコーダが自動的にブースト電圧をこの新しい活性サブアレイに送る。
【００２１】
本発明のポンプ制御回路の性質および利点をさらに理解するには、本明細書および添付図面の残りの部分を参照されたい。
【００２２】
【図面の簡単な説明】
第１図は、アレイ内のメモリ・セル行、ワードライン・パス回路、ブースト弾圧発生器およびブースト電圧デコーダを包含する代表的なＤＲＡＭ回路の一部を示している。
第２（ａ）図は、本発明の一実施例による、アドレス指定された行を選ぶこととは無関係にブースト作用を生じさせ得る、ブースト・イネーブル・ラインを包含する改良したＤＲＡＭの一部を示している。
第２（ｂ）図は、ポンプ・セット、ポンプ・リセット・シーケンス中における選定電圧対時間を示している。
第３図は、別個のワードライン転送電圧ブーストを包含する改良したＤＲＡＭ回路の一部を示している。
第４図は、メモリ・アレイおよびポンプ・イネーブル信号を発生させる関連した回路ブロックのブロック図である。
第５図は、第４図のポンプ・マルチプレクサ回路の一実施例の回路図である。
第６図は、第４図のポンプ・イネーブリング回路の一実施例の回路図である。
【００２３】
特別な実施例の説明
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップは、普通、ワードラインを活性化することによってアクセスされるメモリ・セルのアレイを有する。１つの活性ワードライン備えた１つのメモリ・セルは、これから行を選択し、活性化しなければならない１つのメモリ・セルよりも迅速に読み書きすることができる。多くのメモリ・セル・アレイをできるだけ長く活性状態に保持することで、ＤＲＡＭの平均データ転送速度を向上させることができる。
【００２４】
第１実施例−ブースト済みワードライン転送なし
第２（ａ）図は、本発明の一実施例を示す、ＤＲＡＭの行・センス経路の部分概略図である。本実施例において、トランジスタ１３６のゲート１３７は、供給源電圧Ｖ DD によって駆動される。ブースト電圧発生器３５０が標準の電荷転送方法によって約１．５Ｖ DD の電圧を印加する。ブースト電圧発生器３５０は、アレイ活性化信号８１５またはブースト・イネーブル信号３０１のいずれかのコマンドを受けた際にライン１１１をポンピングする。ブースト・イネーブル信号３０１がポンプ作用を実施し、これにより、アレイ活性化操作なしにライン１１１をブースト済みの電圧レベルにリストアする。
【００２５】
アレイ活性化動作は部分行デコーダ１６０を使用可能にする。論理ゲート３０２が行アドレスを完全に解読して、ｎ２ １３５をＶ DD マイナスワードライン隔離トランジスタ１３６の閾値電圧（Ｖｔ）にセットする。ノードｎ１ １４１は、インバータ１３９によってＶ DD にセットされる。ブースト電圧発生器３５０からのブースト済みの電圧出力１１１はブースト電圧経路デコーダ３４０を経由してブースト済みの電圧ライン３２１に送られる。行ライン１２０が選ばれることになっているとき、ライン３２１上の電圧の上昇変化が寄生キャパシタンスＣＣＤ １３３およびＣＣＳ １３４を介して電荷をｎ２ １３５に送る。これにより、ｎ２上の電圧を隔離トランジスタ１３６のゲート１３７上の電圧よりも高くする。ｎ２上の高くなった電圧は、ｎ２ １３５がＶ DD であった場合よりも、ワードライン１２０にポンプ電圧をより多く通すことができる。ワードラインは、行内のメモリ・セルおよびそれに関連したセンス・チャージ回路へのデータ転送を許すに十分な活性化電圧を供給することによってメモリ・セル行を活性化する。
【００２６】
当業者にとって公知であるように、ｎ２ １３５およびワードライン１２０上の電圧はこれらのノードからの電荷漏洩により減少する。最終的は、この電圧はドライバ・トランジスタ１３２およびパス・トランジスタ１０４のＶ DD ＋Ｖｔより低いレベルまで減少し、ワードライン電圧を低下させることになる。二回目のポンプ動作がワードラインをブースト済みの電圧にリストアし、そのメモリ・アレイを活性状態に留めることができる。
【００２７】
第２（ｂ）図は、二回目のポンプ動作中の、ノードｎ２ ２６０のところの電圧、ワードライン電圧２７０およびブースト済みの電圧２８０対時間を示している。二回目のポンプ動作は、ブースト・イネーブル信号（３０１、第２（ａ）図）に応答して起きる。ブースト・イネーブル信号は、アレイ活性化信号以外の信号であって、ブースト電圧発生器３５０に電圧ポンプ動作を生じさせる信号である。ポンプ動作において、ポンプ・リセット信号２５０（第５、６図に関連するポンプ・マルチプレクサ、ポンプ・イネーブルの章において以下に説明するようなパルスであってもよい）は、ブースト電圧発生器３５０内の或る回路によって、ブースト済み電圧ライン３２１（第２（ａ）図）をアース電圧２８１に引き寄せさせる。これは、ワードライン１２０（第２（ａ）図）をアース電圧２７１に、そして、ノードｎ２を初期電圧にリセットする。ノードｎ２はカップルダウンされるが、Ｖ DD −Ｖｔ（ブースト済みワードライン転送がない場合）２６１にクランプされ、あるいは、Ｖ DD （以下に説明するように、ワードライン転送がブーストされている場合）２６２にクランプされる。ポンプ・セット・パルス２５１が、ブースト電圧発生器からブースト電圧ライン３２１までの電圧をブースト済みの電圧２８２までポンピングさせ、これが、また、ワードラインをブースト済みの電圧２７２までブーストする。これは、ノードｎ２がその二重ブースト状態２６３（あるいは、ワードライン転送がブーストされていたならば２６４）に戻されるからである。
【００２８】
このイネーブル信号は、別個の制御ブロック、または、たとえば、ＤＲＡＭチップに組み込まれた埋め込み式フレーム・バッファ・コントローラから発生する個別のコマンドによって、ＤＲＡＭ制御論理回路に直接接続されたタイミング回路から発生するものであってもよい。ポンプ動作が完了した後、すべてのブーストされたノードは、アレイ活性化動作によって生成されたときと同じ高い電圧レベルにリストアされる。それ以降のブースト・イネーブル信号は、無限に、あるいは、選択から外され、不活性化されるまで、ワードラインを活性状態に保つことができる。
【００２９】
活性化後ポンプ動作の間、ポンピングされつつあるアレイにおいて読み書きは中断されることなく進行し得る。その理由は、すべての読み込まれたデータがラッチされたビットライン・センスアンプから取り込まれており、すべての書き込みが同じビットライン・センスアンプ上の実施されているからである。ポンプ動作は、通常の読み書き作動にとって完全に透明である。充分に頻繁なポンプ動作の場合、アレイが選択から外されるまでワードラインがブーストされ、メモリ・アレイに対する適正なデータ・リストアを確実にする。
【００３０】
第２実施例−ブースト済みワードライン転送
第３図は、本発明の別の実施例を示しており、ここでは、ワードライン・ブースト電圧（ｐｈｉ＿ｂｓ）１１１に加えて、ワードライン転送ブースト電圧ポンプ（ＷＬＸＦＲ）３３７がブースト電圧発生器３５０’によって生成される。ＷＬＸＺＦＲ３３７は行活性化サイクルの開始付近でＶ DD より高いレベルにブーストされる。ブースト電圧経路デコーダ３４０’は、隔離トランジスタ・ゲート３３７ａにＷＬＸＦＲ３３７を送る。選択された行のインバータ１３９は、ＷＬＸＦＲ３３７ａがブーストされてしまう後までＨＩにならない。ＷＬＸＦＲ３３７ａがＶ DD ＋Ｖｔより高くブーストされるので、ｐｈｉ＿ｂｓ１１１がブーストされる前に、ノードｎ２ １３５はフルＶ DD レベルに達する。ｐｈｉ＿ｂｓ１１１がブーストされる直前に、ＷＬＩＸＦＲ３３７はＶ DD に戻され、クランプされる。
【００３１】
したがって、ｐｈｉ＿ｂｓ１１１がブーストされたとき、電荷がライン３２１からｎ２ １３５までドライバ・トランジスタ１３２のゲート・ドレン・キャパシタンス１３３介して転送される。第１の実施例と同様に、ｎ１ １４１がＷＬＸＦＲ３３７ａと同じ電圧にあるので、電荷がノードｎ２から隔離トランジスタ１３６を通って逆流することはない。したがって、ノードｎ２ １３５は、第１の実施例に記載されている電圧よりも少なくとも約Ｖｔ分高い二重ブースト済み電圧を達成する。これは、ドライバ・トランジスタ１３２の相互コンダクタンスを高め、これがワードライン１２０の立ち上がり時間を短縮し、全データアクセス速度を高める。
【００３２】
本実施例においては、ＷＬＸＦＲポンプのためのタイミングは、アレイ活性化ポンプ動作またはブースト・イネーブル・ポンプ動作のいずれかのためのｐｈｉ＿ｂｓブースト電圧ポンプと同様に制御される。これにより、アレイ活性化サイクル中に最初に達成される同じ二重ブースト・レベルが後続のポンプ・サイクルで確実に再確立されることになる。
【００３３】
ポンプ制御回路の実現
第４図は、オンチップ・ブースト・イネーブル信号を発生させることができる埋め込み式フレーム・バッファの一部を示している。第４図は付加的な制御ラインまたは回路を有し得る実際のフレーム・バッファの簡略図である。たとえば、図を簡略化するために、１アレイあたりたった１つのワードラインが示してあるだけである。実際のメモリ・アレイは、いくつかのワードラインと、ブースト済みの電圧を適切なワードラインに送る関連したデコーダ回路とを持つことになる。１アレイあたりワードラインは１つだけブーストされる。図はそれを表している。メモリ・アレイ８５０ａと組み合わせたポンプ制御回路は、ポンプ・アドレス・ブロック８１０ａと、ポンプ・マルチプレクサ・ブロック８２０ａと、ポンプ・イネーブル・ブロック８３０ａとブートストラップ発生器８４０ａとからなる。ポンプ・アドレス８１０ａ−ｎブロックは、共通のアドレスバス８１１および共通の制御バス８１２に接続される。共通のクロック８１３は同期実施のために示してある。当業者であれば、１つの非同期制御がアドレス遷移検出または他の適当な制御信号によって使用され得ることはわかるであろう。当業者であれば、また、これら４つの特殊なブロックに制御部を区画割りするのは、任意であり、各ブロックが種々の特殊な回路によって実現可能であることは明らかであろう。
【００３４】
ポンプ・アドレス
ポンプ・アドレス・ブロック８１０ａはアドレス、制御信号を受け取る。これらの信号は、アドレス・バス８１１上のコントローラ（図示せず）からの選択されたアドレスおよび制御バス８１２上の信号に従って活性化信号８１５ａを生成する。アレイ活性化信号８１５ａはポンプ・イネーブル・ブロック８３０ａに送られ、ここにおいて、ワードライン・ブースト電圧ポンプ１１１ａを開始する（また、上記の通りに、この特徴を含む実施例では、ＷＬＸＦＲ３３７（第３図）のブースト作用を開始する。以下の説明ではＷＬＸＦＲの特に説明することはない）。本実施例においては、ポンプ・アドレス・ブロックは、制御バス８１２上のグローバル・ポンプ信号（図示せず）にも応答する。グローバル・ポンプ信号が適正な時刻にＨＩである場合、ポンプ・アドレス・ブロック８１０ａはポンプ・ライン８１４ａにローカル・ポンプ・パルスを与える。このローカル・ポンプ・パルスは、関連するアレイが活性状態の場合、ポンプ・イネーブル・シーケンスをトリガする。一実施例において、ローカル・ポンプ・パルスは、ＤＲＡＭチップ外部のコントローラから発生してもよい。もう１つの実施例では、ローカル・ポンプ・パルスは、ＤＲＡＭチップ上のタイミング回路または論理回路から生じてもよい。どちらの実施例でも、タイミング信号（クロック）および割り込み信号に従って規則的な間隔で信号を発生する方法を使用し得る。これらのコントローラは、プログラムされたか、同期調時されたか、あるいは、非同期調時された論理に従ってローカル・ポンプ・パルスを発生することができる。
【００３５】
ポンプ・マルチプレクサ
ポンプ・マルチプレクサ・ブロック８２０ａは、アドレス指定・選択操作を行うことなく活性ワードラインをリブートするオンチップ方法の一実施例である。一実施例において、ポンプ・マルチプレクサ・ブロック８２０ａはシリアル・シフト・レジスタの一位置として作動する。この実施例においては、ポンプ・マルチプレクサはポンプ・ビット（図示せず）を記憶し、ローカル・ポンプ・パルス８１４ａを受信後にそれを次のポンプ・マルチプレクサ・ブロックに送る。
【００３６】
ポンプ・マルチプレクサ・ブロックのところにポンプ・ビットが存在することによって、ポンプ・マルチプレクサ・ブロックが関連するアレイのワードラインをリブートする信号を発生することができる。ワードラインは、（１）アレイが現在アドレス指定されている場合（すなわち、ポンプ・イネーブル（ｐｈｉｂｓ＿ｅｎ）信号８３１ａがＨＩである場合）、（２）ポンプ・ビットがアレイのポンプ・マルチプレクサ・ブロックに存在する場合（すなわち、ポンプイン８２３ａがＨＩである場合）、（３）マルチプレクサがローカル・ポンプ・パルス８１４ａを受信した場合に、ブートされる。シフト・レジスタ・チェーン内のたった１つのポンプ・マルチプレクサ・ブロックが任意の時点でポンプ・ビットを有し、したがって、チエーン内のたった１つのブースト電圧発生器のみがその関連したワードラインをポンピングすることになる。
【００３７】
第５図は、ポンプ・マルチプレクサ回路の１つの可能性ある実施例を示す。ローカル・ポンプ・パルス６１４上の立ち上がりに応答してポンプ・マルチプレクサがポンプ入力８２３をラッチする。ポンプ入力は、そのポンプ・マルチプレクサのポンプ入力部にポンプ・ビットが存在しない場合にはＬＯであり、ポンプ・ビットが存在する場合にはＨＩである。ポンプ・マルチプレクサ・ステージがポンプ・ビットを有する場合、ポンプ・ビットとローカル・ポンプ・パルスが混合して存在することによって、内部ポンプ・イネーブル信号５１０が発生する。ポンプ・マルチプレクサ・ブロック８２０は、ポンプ・ビット（存在するとして）をポンプ・ビット・アウト８２４上の次のポンプ・マルチプレクサ・ブロック（第５図には図示せず）に送り、フリップフロップ５０５をＨＩレベルにセットする。このようにして、ポンプ・ビットはアレイからアレイへ循環し、チェーン内のたった１つのアレイのみがＨＩポンプ・ビットを有することになる。当業者にはわかるように、ＨＩおよびＬＯは相対的な用語であって、この回路の動作を限定するものではない。
【００３８】
この実施においては、パルスはパワーアップでライン５１６に与えられ、ポンプＮＯＲゲート５０２、５０３を介してポンプ・マルチプレクサのチェーンにおける１つを除いてすべてのフリップフロップをＬＯにセットする。ＬＯにセットされないこの１つのポンプ・マルチプレクサ・フリップフロップは、ＮＯＲゲート５０２、５０３に取って代わるＮＡＮＤゲートを有する。ＮＡＮＤゲートはそのフリップフロップの値をＨＩにセットする。このＨＩになったフリップフロップは、シリアル・レジスタ・チェーン内の「最初の」フリップフロップとみなすことができる。
【００３９】
ポンプ・ビットがローカル・ポンプ・パルス中に存在する場合、論理ＡＮＤ５０６が内部ポンプ・イネーブル・パルス５１０を発生する。１つのアレイが先に選ばれ、活性化操作でブーストされている場合、そのｐｈｉｂｓ＿ｅｎ信号８３１は、活性化ポンプまたはポンプ・イネーブル信号ポンプのいずれかの結果として、ＨＩになる。内部ポンプ・イネーブル・パルス５１０がＨＩのとき、タイミング回路５１５がまずポンプ・リセット８２１上に立ち下りパルスを生じる。これは、ポンプ・イネーブル・ブロック（第５図には図示せず）を通してｐｈｉ＿ｂｓを接地し、関連するワードラインを接地して電圧ブースト動作の準備を整え、ｐｈｉｂｓ＿ｅｎ８３１をＬＯにセットする。ブースト・イネーブル８３１がＬＯになると、ポンプ・リセット８２１はＨＩに戻る。この手段はインバータ遅延ストリング５１６を利用して自動調時される。
【００４０】
ポンプ・リセット８２１上の負パルスもまた内部ラッチ５１８をＨＩにセットする。ＮＡＮＤゲート５１９が、内部ラッチ５１８からのＨＩ値を現在ＬＯの内部ポンプ・イネーブル５１０を組み合わせて、ポンプ・セット８２２のところにＬＯレベルを発生させる。これにより、ブースト電圧発生器が関連するワードライン（第５図には図示せず）をリブートする。インバータ・ストリング５１１はＬＯポンプ・セット信号を遅延させ、内部ラッチ５１８をＬＯにリセットし、したがって、ポンプ・セット信号が自動調時される。この動作は、他の手段（たとえば、同期または非同期の論理回路）によっても達成され得るが、上記の実施例は別個のアドレスバスの必要性を除いている。
【００４１】
要約すると、ポンプ・マルチプレクサ・ブロックは、円形のシフト・レジスタとして接続され、それを通じて制御バス上のグローバル・ポンプ信号に応答してポンプ・ビットがシフトされる。ポンプ・ビットが或るポンプ・マルチプレクサ・ブロックによって利用できる（あるいはそこに存在する）場合、そして、関連するアレイが１つの活性ワードライン（すなわち、ブートされたワードライン）を有する場合には、ポンプ・マルチプレクサ・ブロックは、ワードラインおよび他のノードをリブートする適切なタイミングを発生することになる。
【００４２】
ポンプ・イネーブル
第６図は、ポンプ・イネーブリング・ブロック１３０の一実施例を示している。このブロックは、確実に、活性アレイをブートし、不活性なアレイをブートしない。このブロックの出力はｐｈｉｂｓ＿ｅｎ信号であり、この信号は、電圧ポンプの準備に際して関連するブースト電圧発生器およびワードラインを接地するか、あるいは、電圧ポンプを始動する。
【００４３】
ｐｈｉｂｓ＿ｅｎ信号を発生させる方法は２つあり、どちらの方法でも電圧ポンプを始動する。第１の方法は、このブロックがポンプ・アドレス・ブロック８１０（第６図には図示せず）からアレイ活性化信号８１５を受け取った場合に行われる。もし或るアレイが現在アドレス指定されていないならば、そのワードラインは既に接地電位にあり、電圧ポンプ始動に先立ってなんのイベントも必要としない。
【００４４】
第２の方法は、ポンプ・マルチプレクサからポンプ・セット信号、ポンプ・リセット信号を受信することである。ポンプ・リセット上のパルスはワードラインを接地し、ブースト発生器を電圧ポンプのために準備する。次いで、ポンプ・セット８２２上のパルスがｐｈｉｂｓ＿ｅｎ８３１をＨＩにし、電圧ポンプを始動する。上記したように、これらの信号のタイミングはオンチップで達成される。ラッチが、アレイ活性化信号８１５、ポンプ・セット信号８２２およびポンプ・リセット信号８２１の状態をキャプチャし、それを保持する。その結果、入力に必要なのはパルスだけである。
【００４５】
特殊な実施例のさらなる詳細
第４図に示し、説明したように、各メモリ・アレイはその隣のアレイから独立していると仮定されている。しかしながら、隣接したアレイは、普通、センスアンプを共有している。隣接したアレイがセンスアンプを共有しているため、これらのアレイは同時に活性となることはできない。すなわち、同時に、これらのアレイがブートされたワードラインを一緒に持つことはできない。したがって、これらの同じ隣接したアレイ間にブースト発生器回路を分配することが可能となる。このことにより、各ブースト発生器回路において容量接続されたトランジスタにとって必要なチップ上の面積を節減することができる。共有式ワードライン・ブースト回路は、Robert J.Proebstingによって１９９６年５月３１日に出願された、「Shared Bootstrap Circuit」という名称の、現在審査係属中の米国特許出願番号の第０８／６５６１６５号（本出願人に譲渡済み）の主題である。この米国特許出願は、あらゆる目的のためにその全体を参考資料としてここに援用する。
【００４６】
先に説明したように、１つのアレイを活性化するということは、そのワードラインをブーストすることよりも時間がかかる。それ故、１つのアレイを活性化している間、ホールドオフ期間があり、その間、ポンプ・ビットが無視される。これは、ワードラインが既にブートされつつある過程にあるときにこのワードラインをアースに戻し、それをリブートするのが不利だからである。これにより、活性化コマンドに関係なく、ローカル・ポンプ・パルスを任意の時点で表明され得る。これはグローバル・ポンプ制御をより単純にする。
【００４７】
アレイがブースト発生器ブロックを共有しているとき、両方の関連するポンプ・マルチプレクサ・ブロックへ同時にポンプ・ビットを入力することも可能である。すなわち、共有対のアレイのポンプ入力部が相互に接続され、ポンプ・マルチプレクサのうちたった１つのポンプ・マルチプレクサのみがポンプ・ビットを次の対のポンプ・マルチプレクサに送るということである。同様に、１つのポンプ・マルチプレクサ・ブロックを一対のアレイで共有してもよい。これは、ポンプ・ビットが１つのアレイ対における不活性アレイを「スキップ」し、ポンプ・ビットがリングまわりに移動するのにかかる時間を短縮するという効果を持つ。リング内の各アレイがブーストされてからその電圧が不活性レベルまで低下するために、１つのアレイは、その隣のアレイが選ばれ、活性化されるまで、開いたままに保たれ得る。
【００４８】
上記の説明は本発明の特殊な実施例の完全な説明であるが、種々の修正、変更、代替が可能である。したがって、本発明の範囲は、先に説明した実施例に限定されるものではなく、以下の請求の範囲によって定義されるべきである。
Claims (3)
- 或る期間にわたって１つのメモリ・アレイ内のメモリ・セル行に接続したワードライン上のブースト済みのワードライン電圧を供給源電圧より上に維持する方法であって、
（ａ）メモリ・セル行を活性化する段階であり、行活性化信号に応答して、ワードライン電圧をブースト電圧発生器でブーストすることを包含する段階と、
（ｂ）ポンプ・コマンドに応答して、ブースト・イネーブル信号を発生させて前記ブースト電圧発生器に与える段階と、
（ｃ）前記ワードラインの電圧が前記供給源電圧より低くなる前に、前記ブースト・イネーブル信号に応答して前記ワードラインを段階（ａ）に記載した前記ブースト電圧発生器からの電圧ポンプでポンピングする段階と、
を含み、
前記ポンピングする段階は、
前記ブースト・イネーブル信号に応答した前記ブースト電圧発生器が、前記ワードラインをアース電圧にリセットした後、前記ワードラインを前記供給源電圧より高い電圧にまでブーストすることを含む、ことを特徴とする方法。 - 請求項１に記載の方法であって、さらに、第２のブースト済みの電圧をワードライン隔離トランジスタのゲート・ノードに印加する段階を含むことを特徴とする方法。
- 請求項１に記載の方法であって、さらに、
（ｄ）前記メモリ・アレイとは別の第２のメモリ・アレイに接続された第２のワードラインを活性化する段階であり、前記ブースト電圧発生器とは異なる第２のブースト電圧発生器で前記第２のワードラインの電圧をブーストする段階と、
（ｅ）前記ブースト電圧発生器に接続したポンプ・マルチプレクサから前記第２のブースト電圧発生器に接続した第２のポンプ・マルチプレクサにポンプ・ビットを送る段階と、
（ｆ）前記第２のワードラインをポンピングする段階と、
を含むことを特徴とする方法。
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