JPH05258565A

JPH05258565A - 半導体記憶装置

Info

Publication number: JPH05258565A
Application number: JP4053753A
Authority: JP
Inventors: Yoshinaga Inoue; 好永井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-03-12
Filing date: 1992-03-12
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】半導体記憶装置の消費電流を低減することを
目的とする。【構成】リフレッシュ動作モード時においては昇圧ワ
ード線駆動信号の昇圧レベルを保持する動作を禁止する
かまたはデータ書込モード時にはデータ書込信号に応答
して昇圧ワード線駆動信号の昇圧レベル保持動作を行な
う。【効果】必要なときにのみ昇圧信号の昇圧レベルの保
持動作が行なわれるため、この保持動作に要する消費電
流を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、ダイナミック型半導体記憶装置の消費電力を
低減するための構成に関する。より特定的には、この発
明は、ダイナミック・ランダム・アクセス・メモリにお
ける内部昇圧信号の昇圧レベルを保持する回路の構成に
関する。

【０００２】

【従来の技術】図１３は一般的なダイナミック・ランダ
ム・アクセス・メモリの全体の構成を概略的に示すブロ
ック図である。図１３において、ダイナミック・ランダ
ム・アクセス・メモリは、行おび列からなるマトリック
ス状に配列されたダイナミック型メモリセルを有するメ
モリセルアレイ１００と、装置外部から与えられるアド
レス信号Ａを受けて内部行アドレス信号ＲＡおよび内部
列アドレス信号ＣＡを発生するアドレスバッファ１０２
と、アドレスバッファ１０２からの内部行アドレス信号
ＲＡをデコードしてメモリセルアレイ１００の対応の行
を選択するロウデコーダ１０４と、アドレスバッファ１
０２からの内部列アドレス信号ＣＡをデコードしてメモ
リセルアレイ１００の対応の列を選択するための列選択
信号を発生するコラムデコーダ１０６と、メモリセルア
レイ１００の選択された行に接続されるメモリセルのデ
ータを検知し増幅するセンスアンプおよびコラムデコー
ダ１０６からの列選択信号に応答してメモリセルアレイ
１００の選択された列を入出力回路１１０へ接続するＩ
Ｏゲートを含む。図１３においてはセンスアンプとＩＯ
ゲートとを１つのブロック１０８で示す。アドレスバッ
ファ１０２は、内部行アドレス信号ＲＡおよび内部列ア
ドレス信号ＣＡを同時に発生してもよく、また時分割的
に発生しても良い。

【０００３】ダイナミック・ランダム・アクセス・メモ
リはさらに、このメモリの様々な内部動作を制御するた
めの各種内部制御信号を発生する制御回路１１２と、デ
ータ書込時には装置外部から与えられる書込データＤに
従って内部書込データを生成してＩＯゲートを介してメ
モリセルアレイ１００の選択されたメモリセルへ内部書
込データを伝達するとともにデータ読出時においてはメ
モリセルアレイ１００の選択されたメモリセルから読出
されたデータに従って外部読出データＱを生成する入出
力回路１１０を含む。図１３においては、制御回路１１
２は、外部から与えられるロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよ
びライトイネーブル信号／ＷＥを受けるように示され
る。

【０００４】信号／ＲＡＳはこのメモリの動作サイクル
を決定するとともに、アドレスバッファ１０２が外部か
らのアドレス信号Ａを行アドレス信号として取込みかつ
ラッチして内部行アドレス信号ＲＡを発生するタイミン
グを与える。信号／ＣＡＳは、アドレスバッファ１０２
が外部アドレス信号Ａを列アドレス信号として取込み内
部列アドレス信号ＣＡを発生するタイミングを与える。
信号／ＷＥは、このメモリがデータ書込動作モードであ
るか否かを示す。

【０００５】次に、この図１３に示すダイナミック・ラ
ンダム・アクセス・メモリの動作について簡単に説明す
る。

【０００６】信号／ＲＡＳが“Ｌ”レベルへ立下るとメ
モリサイクルが始まる。アドレスバッファ１０２は、信
号／ＲＡＳの立下りに応答して制御回路１１２の制御の
下に、与えられた外部アドレス信号Ａを取込み内部行ア
ドレス信号ＲＡを発生する。ロウデコーダ１０４は制御
回路１１２の制御のもとにこの内部行アドレス信号ＲＡ
をデコードし、メモリセルアレイ１００の内部行アドレ
ス信号ＲＡに対応する行を選択する。次いで、ブロック
１０８に含まれるセンスアンプが活性化され、この選択
された行に接続されるメモリセルのデータが検知されか
つ増幅される。

【０００７】次に信号／ＣＡＳが“Ｌ”へ立下り、アド
レスバッファ１０２が制御回路１１２の制御の下に外部
アドレス信号Ａから内部アドレス信号ＣＡを発生する。
コラムデコーダ１０６は、この内部列アドレス信号ＣＡ
をデコードし、メモリセルアレイ１００から内部列アド
レス信号ＣＡに対応する列を選択する列選択信号を発生
する。ブロック１０８に含まれるＩＯゲートはこの列選
択信号に応答してメモリセルアレイ１００の対応の列を
入出力回路１１０へ接続する。選択された列上には、選
択されたメモリセルのデータが既にセンスアンプにより
増幅されかつラッチされている。データ読出時において
は（信号／ＷＥが“Ｈ”の状態）、入出力回路１１０は
このブロック１０８から伝達されたメモリセルデータに
従って外部読出データＱを生成して装置外部へ出力す
る。

【０００８】データ書込時においては、信号／ＷＥは
“Ｌ”にあり（内部書込データを生成するタイミングは
信号／ＣＡＳと信号／ＷＥの遅いほうの活性状態への移
行タイミングにより決定される）、入出力回路１１０
は、外部書込データＤから内部書込データを生成してブ
ロック１０８に含まれるＩＯゲートを介してメモリセル
アレイ１００の選択列上へ伝達する。これにより選択さ
れたメモリセルへ内部書込データが書込まれる。

【０００９】すなわち、ロウデコーダ１０４およびコラ
ムデコーダ１０６により選択された行および列の交点に
位置するメモリセルに対し入出力回路１１０を介してデ
ータの書込または読出が行なわれる。

【００１０】図１４は、図１に示すメモリセルアレイ部
の一列に関連する部分の構成を示す図である。図１４に
おいては、一対のビット線ＢＬ、／ＢＬと２本のワード
線ＷＬ０、ＷＬ１が代表的に示される。ワード線ＷＬ０
とビット線ＢＬの交点の位置に対応してダイナミック型
メモリセルＭＣ０が配置され、ワード線ＷＬ１とビット
線／ＢＬとの交点に対応してダイナミック型メモリセル
ＭＣ１が配置される。メモリセルＭＣ０およびＭＣ１は
ともに、情報を電荷の形態で格納するためのキャパシタ
２と、対応のワード線上の信号に応答してこのキャパシ
タ２をビット線ＢＬ（または／ＢＬ）へ接続するｎチャ
ネルＭＯＳ（絶縁ゲート型電界効果）トランジスタから
なるトランスファーゲート１を含む。メモリセルキャパ
シタ２は、その一方電極がストレージノードＳＮに接続
され、他方電極は所定のセルプレート電位ＶＣＰに接続
される。セルプレート電位ＶＣＰは動作電源電位ＶＣＣ
またはその半分のＶＣＣ／２の一定電位に設定される。
ストレージノードＳＮに情報に応じた電荷が蓄積され
る。

【００１１】ビット線対ＢＬ、／ＢＬに対してさらにイ
コライズ／プリチャージ指示信号ＥＱに応答してこのビ
ット線ＢＬおよび／ＢＬを所定のプリチャージ電位ＶＢ
Ｌにプリチャージしかつイコライズするプリチャージ／
イコライズ回路ＰＥと、センスアンプ活性化信号Ｓに応
答してビット線ＢＬとビット線／ＢＬとの電位差を差動
的に増幅するセンスアンプＳＡと、コラムデコーダ（図
１３参照）からの列選択信号に応答してビット線ＢＬお
よび／ＢＬを内部データ伝達線ＩＯおよび／ＩＯへ接続
するＩＯゲートＩＧａおよびＩＧｂが設けられる。内部
データ伝達線ＩＯおよび／ＩＯは図１３に示す入出力回
路１１０へ接続される。次にこの図１４に示す回路部の
動作をその動作波形図である図１５を参照して説明す
る。

【００１２】信号／ＲＡＳが“Ｌ”へ立下ると、プリチ
ャージ／イコライズ指示信号ＥＱが“Ｌ”に立下る。こ
れによりプリチャージ／イコライズ回路ＰＥが不活性状
態となれ、ビット線ＢＬおよび／ＢＬはプリチャージ電
位ＶＢＬ（通常ＶＣＣ／２）のフローティング状態とな
る。次いで、ロウデコーダのデコード動作によりワード
線駆動信号ＷＬが選択されたワード線上へ伝達される。
この結果、選択されたワード線に接続されるメモリセル
のデータが対応のビット線ＢＬ（または／ＢＬ）へ伝達
され、各ビット線の電位が読出されたメモリセルデータ
に応じて変化する。図１５においては、ビット線ＢＬに
“Ｈ”のメモリセルデータが読出された状態が示され
る。

【００１３】次に、センスアンプ活性化信号Ｓが“Ｈ”
へ立上り、センスアンプＳＡが活性化され、センスアン
プがこのビット線ＢＬおよび／ＢＬ間の電位差を差動的
に増幅する。次いで列選択信号Ｙがコラムデコーダから
発生され、ＩＯゲートＩＧａおよびＩＧｂを介してこの
ビット線ＢＬおよび／ＢＬが内部データ伝達線ＩＯおよ
び／ＩＯへ接続される。続いて、データの読出またはデ
ータの書込が行なわれる。

【００１４】データの読出時においては入出力回路はこ
の内部データ伝達線ＩＯおよび／ＩＯ上の電位差を差動
的に増幅して外部読出データを生成して出力する。デー
タ書込時においては入出力回路１１０（図１３参照）か
らの内部書込データが内部データ伝達線ＩＯおよび／Ｉ
Ｏ上へ伝達され、ビット線ＢＬおよび／ＢＬの電位が内
部書込データに応じて変化し、変化後のビット線の電位
によりメモリセルへデータが書込まれる。

【００１５】メモリセルはストレージノードＳＮに蓄積
される電荷量ＱＳに応じて情報を記憶する。この電荷量
ＱＳは、ＱＳ＝ＣＳ・（Ｖ（ＳＮ）−ＶＣＰ）で与えられる。ここで、ＣＳはメモリセルキャパシタ２
の容量を示し、Ｖ（ＳＮ）はストレージノードＳＮの電
位を示す。

【００１６】ストレージノードＳＮは選択時にトランス
ファーゲート１を介してビット線ＢＬ（または／ＢＬ）
に接続される。トランスファーゲート１はｎチャネルＭ
ＯＳトランジスタで構成される。したがって、トランス
ファーゲート１は、そのゲート電位ＶＧ（ワード線駆動
信号ＷＬ）からしきい値電圧Ｖｔｈを引いた電圧ＶＧ−
Ｖｔｈの電圧をビット線ＢＬ（または／ＢＬ）からスト
レージノードＳＮへ伝達する。

【００１７】ワード線ＷＬの電位が動作電源電位ＶＣＣ
レベルにまでしか上昇しない場合、ストレージノードＳ
Ｎの電位はビット線ＢＬ（または／ＢＬ）の電位が動作
電源電位ＶＣＣの“Ｈ”のときに、ＶＣＣ−Ｖｔｈの電
位レベルとなる。そこで、動作電源電位ＶＣＣレベルの
“Ｈ”のデータをストレージノードＳＮへ記憶させかつ
高速でデータを読出すために、ワード線ＷＬは動作電源
電位ＶＣＣよりもさらに高いＶＣＣ＋α（ただしαはし
きい値電圧Ｖｔｈ以上の電圧）のレベルにまで昇圧され
る。このワード線昇圧の効果について以下に説明する。

【００１８】図１６は“Ｌ”のデータを記憶するメモリ
セルに“Ｈ”のデータを書込む際のワード線、ビット線
ＢＬおよびストレージノードＳＮの電位変化を示す信号
波形図である。

【００１９】まず、ワード線ＷＬが接地電位レベルから
昇圧レベルＶＣＣ＋αレベルにまで昇圧される。これに
よりトランスファーゲート１が導通状態となり、ストレ
ージノードＳＮとビット線ＢＬとが接続される。ストレ
ージノードＳＮは“Ｌ”のデータを格納しており、その
蓄積電荷量ＱＳＬは−ＣＳ・ＶＣＰである。一方、ビッ
ト線ＢＬはプリチャージ電位ＶＢＬでそれまでフローテ
ィング状態にあり電荷ＣＢ・ＶＢＬの電荷を保持してい
る。ここでＣＢはビット線浮遊容量である。トランスフ
ァーゲート１の導通状態に従ってビット線ＢＬとストレ
ージノードＳＮとの間での電荷の移動が生じ、ビット線
ＢＬの電位が少し低下し、一方、ストレージノードＳＮ
の電位が上昇する。

【００２０】次いで、センスアンプが活性化され、ビッ
ト線ＢＬの電位が接地電位のレベルにまで放電され、応
じてストレージノードＳＮの電位も接地電位にまで立下
る。

【００２１】次いで、“Ｈ”のデータが書込まれ、ビッ
ト線ＢＬの電位が動作電源電位ＶＣＣレベルにまで上昇
する。トランスファーゲート１のゲートに与えられるワ
ード線ＷＬの電位レベルはＶＣＣ＋αであり、このＶＣ
Ｃレベルの“Ｈ”のデータがストレージノードＳＮへ伝
達され、ストレージノードＳＮの電位も動作電源電位Ｖ
ＣＣレベルとなる。

【００２２】上述のように、ワード線ＷＬの電位レベル
を動作電源電圧よりもさらに高く昇圧することによりス
トレージノードＳＮに動作電源電位レベルの“Ｈ”のデ
ータを格納することができる。

【００２３】また、“Ｈ”データを読出したときにビッ
ト線ＢＬに表れる電位変化量ΔＶＨは、 ΔＶＨ＝ＣＳ・（Ｖ（ＳＮ）−ＶＢＬ）／（ＣＢ＋ＣＳ）、で与えられる。一方、“Ｌ”データをビット線ＢＬに読
出したときのビット線ＢＬの電位変化量は、 ΔＶＬ＝−ＣＳ・ＶＢＬ／（ＣＢ＋ＣＳ）、で与えられる。これはビット線ＢＬにおける電荷とメモ
リセルキャパシタ２における蓄積電荷量の電荷保存則を
用いることにより求められる。通常ビット線プリチャー
ジ電位ＶＢＬはＶＣＣ／２のレベルである。したがっ
て、ストレージノードＳＮの電位がＶＣＣレベルにあれ
ば、｜ΔＶＬ｜＝｜ΔＶＨ｜となり、“Ｈ”データ読出時の電圧変化と“Ｌ”データ
読出時におけるビット線電圧変化の絶対値を等しくする
ことができ、安定にセンス動作を高速で実行することが
できる。

【００２４】図１７は、ワード線駆動に関連する部分の
構成を概略的に示す図である。図１７において、ワード
線駆動系は、外部から与えられるロウアドレスストロー
ブ信号／ＲＡＳに応答して内部制御信号ＲＡＳを発生す
るＲＡＳバッファ２００と、ＲＡＳバッファ２００から
の内部制御信号ＲＡＳに応答してワード線駆動信号ＲＸ
を発生するＲＸ発生回路２０２と、このＲＸ発生回路２
０２から発生されたワード線駆動信号ＲＸをさらに昇圧
するブースト回路２０４と、ブースト回路２０４により
昇圧されたワード線駆動信号の昇圧電位レベルを保持す
るための保持回路２０６と、保持回路２０６へクロック
信号φを与える発振回路２０８を含む。このブースト回
路２０４で昇圧されたワード線駆動信号はロウデコーダ
１０４を介して選択されたワード線ＷＬ（ＷＬ０〜ＷＬ
ｍのいずれか）上へ伝達される。

【００２５】ロウデコーダ１０４は、図１７において
は、１本のワード線に関連する部分のみが代表的に示さ
れる。このロウデコーダ１０４は、所定の組合せの内部
ロウアドレス信号を受けるＮＡＮＤ回路２１２とＮＡＮ
Ｄ回路２１２の出力を反転するインバータ回路２１４と
からなるデコード回路２１０と、デコード回路２１０の
出力に応答してブースト回路２０４からの昇圧ワード線
駆動信号をワード線ＷＬ０へ伝達するワード線ドライブ
回路２２０を含む。

【００２６】ワード線ドライブ回路２２０は、インバー
タ回路２１４の出力をデカップリングトランジスタ２２
２を介してそのゲートに受けるｎチャネルＭＯＳトラン
ジスタ２２４と、リセット信号に応答してワード線ＷＬ
０の電位を接地電位レベルへ放電するｎチャネルＭＯＳ
トランジスタ２２６を含む。ｎチャネルＭＯＳトランジ
スタ２２４は、そのゲートとソースとの間の容量結合に
よりそのゲート電位ががブースト回路２０４から伝達さ
れた昇圧ワード線駆動信号の昇圧レベルにまで上昇し、
これによりワード線ＷＬ０上へ昇圧されたワード線駆動
信号を伝達する。デカップリングトランジスタ２２２は
そのゲートに動作電源電位ＶＣＣを受けており、トラン
ジスタ２２４のゲート電位が動作電源電位ＶＣＣよりも
さらに昇圧された場合にオフ状態となり、この昇圧電位
レベルがデコード回路２１０へ悪影響を及ぼさないよう
にするとともに、このトランジスタ２２４のゲート電位
を保持する。

【００２７】動作時においては、デコード回路２１０に
おいて、所定の組合せの内部行アドレス信号が与えられ
たときＮＡＮＤ回路２１２が“Ｌ”の信号を出力する。
インバータ回路２１４の出力が“Ｈ”となり、トランジ
スタ２２４が導通する。トランジスタ２２４はブースト
回路２０４からの昇圧信号に応答して「セルフブースト
ストラップ機能」によりそのゲート電位を昇圧して、昇
圧されたワード線駆動信号をワード線ＷＬ０上へ伝達す
る。

【００２８】図１８はブースト回路の構成および動作を
示す図である。図１８（Ａ）において、ブースト回路２
０４は、ＲＸ発生回路２０２から伝達されるワード線駆
動信号ＲＸを所定時間遅延させる遅延回路２５０と、遅
延回路２５０からの出力信号ＲＸＰに応答してその容量
結合動作により信号ＲＸを昇圧する昇圧容量２５２を含
む。次に、この図１８（Ａ）に示すブースト回路２０４
の動作をその動作波形図である図１８（Ｂ）を参照して
説明する。

【００２９】ＲＸ発生回路２０２からワード線駆動信号
ＲＸが発生されると、所定時間経過後に遅延回路２５０
からの出力信号ＲＸＰが“Ｈ”レベルへ立上がる。これ
により、昇圧容量２５２の容量結合により、既に“Ｈ”
レベルに立上がっていたワード線駆動信号ＲＸのレベル
がさらに上昇し、昇圧ワード線駆動信号が得られる。

【００３０】図１９は図１７に示す保持回路の構成の一
例を示す図である。図１９において、保持回路２０６
は、所定の周期（たとえば１００ｎｓ）を有するクロッ
ク信号φを受けるインバータ回路２６０と、インバータ
回路２６０の出力をその一方電極に受ける結合容量２６
２と、結合容量２６２の他方電極（ノードａ）に結合さ
れるダイオード接続されたｎチャネルＭＯＳトランジス
タ２６８と、トランジスタ２６８の出力（ノードｂ）を
ゲートに受けるｎチャネルＭＯＳトランジスタ２６４
と、トランジスタ２６４が伝達する電圧をノードａへ伝
達するｎチャネルＭＯＳトランジスタ２６６を含む。ト
ランジスタ２６８はノードａからノードｂへ電流を流す
ダイオードとして機能する。トランジスタ２６６はその
ゲートに動作電源電位ＶＣＣを受ける。次に動作につい
て説明する。

【００３１】クロック信号φは、ワード線が選択状態に
ある期間（ワード線駆動信号ＲＸが発生されている期
間）所定のサイクルで発生される。このクロック信号φ
の発生系２０８は、内部制御信号ＲＡＳに応答して活性
化される発信回路が利用されてもよい。基板バイアス発
生用の発振回路が利用されてもよい。クロック信号φが
“Ｈ”から“Ｌ”へ立下ると、インバータ回路２６０の
出力が“Ｌ”から“Ｈ”へ立上がる。それにより、ノー
ドａへ結合容量２６２の容量結合により電荷が注入さ
れ、その電位が上昇する。ワード線駆動信号ＲＸが既に
“Ｈ”にあるときには、ノードａは電位レベルＶＣＣ−
Ｖｔｈのレベルに充電されている。したがって、ノード
ａは、結合容量２６２の電荷注入により、その電位レベ
ルがさらに上昇する。トランジスタ２６６がオフ状態と
なる。今、このノードａの電位レベルをＶａとする。ノ
ードａの電位Ｖａとワード線駆動信号ＲＸの遠位との差
がトランジスタ２６８のしきい値電圧Ｖｔｈ以上であれ
ば、トランジスタ２６８が導通し、ノードａからノード
ｂへ電流が流れ、ワード線駆動信号ＲＸの電位レベルが
上昇する。

【００３２】一方、ワード線駆動信号ＲＸの電位レベル
が所定の電圧レベルＶＣＣ＋αの電位レベルにある状態
では、ノードａの電位Ｖａと昇圧ワード線駆動信号ＲＸ
の電圧レベルＶＣＣ＋αとの差がトランジスタ２６８の
しきい値電圧Ｖｔｈよりも小さくなり、トランジスタ２
６８はオフ状態にあり、トランジスタ２６８を介した電
荷注入動作は行なわれない。

【００３３】次いでクロック信号φが“Ｌ”から“Ｈ”
へ立上がると、インバータ回路２６０の出力が“Ｈ”か
ら“Ｌ”へ立下る。これによりノードａの電位が低下
し、トランジスタ２６８はオフ状態、トランジスタ２６
６がオン状態となる。ノードａはトランジスタ２６４お
よび２６６を介して充電され、その電位レベルがＶＣＣ
−Ｖｔｈレベルとなる。

【００３４】ワード線駆動信号ＲＸの電位レベルが電源
電圧ＶＣＣ以上にあれば、ノードａの電圧レベルＶａは
常時ＶＣＣ−Ｖｔｈレベルに充電されており、このノー
ドａの充電電位が結合容量２６２からの電荷注入動作に
より上昇する。容量２６２からの電荷注入によりノード
ａの電位がＶＣＣ＋２・Ｖｔｈレベルになれば、昇圧ワ
ード線駆動信号ＲＸの電位レベルをＶＣＣ＋Ｖｔｈのレ
ベルに保持することができる（ここで昇圧レベルαをト
ランジスタ２６６、２６８のしきい値電圧Ｖｔｈと同じ
と考える。）。

【００３５】

【発明が解決しようとする課題】上述のように保持回路
２０６を設けることにより、ワード線が長い期間選択状
態となるロングＲＡＳサイクル（たとえばページモー
ド、スタティックコラムモード、リフレッシュ時に内部
で発生される内部ＲＡＳ信号のサイクルなどの場合）に
おいて、ワード線駆動信号ＲＸのリークなどによる電位
低下を補償することができ、安定に昇圧レベルを保持す
ることができる。

【００３６】しかしながら、この保持回路はワード線が
選択状態にある間クロック信号φを受けており、ワード
線選択期間中は常時動作している。このため、昇圧され
たワード線駆動信号の電位を維持するために、電力が消
費され低消費電力化に対する１つのネックとなるという
問題があった。

【００３７】特に、近年の携帯型パーソナルコンピュー
タ等では電池が電源として利用されており、この電池寿
命を長くするために、できるだけ消費電力を小さくする
ことが望まれており、記憶装置として用いられるダイナ
ミック・ランダム・アクセス・メモリにおいても同様に
低消費電力（電流）化が図られている。既に消費電流
（スタンバイ時）が数十μＡレベルのダイナミック・ラ
ンダム・アクセス・メモリが製品化されつつあるもの
の、さらにこの消費電流を低減することが電源電池の寿
命の観点から望まれている。

【００３８】それゆえ、この発明の目的は、低消費電力
の半導体記憶装置を提供することである。

【００３９】この発明の他の目的は、低消費電流の昇圧
ワード線駆動信号保持回路を備えた半導体記憶装置を提
供することである。

【００４０】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、動作電源電圧以上の電位レベルに昇圧された
昇圧信号を発生する昇圧信号発生手段と、この昇圧信号
の昇圧電位レベルを保持するための昇圧レベル保持手段
と、予め定められた動作モードを指定する動作モード指
示信号に応答してこの昇圧レベル保持手段の昇圧電位レ
ベル保持動作を禁止する保持動作禁止手段とを備える。

【００４１】請求項２記載の半導体記憶装置は、動作電
源電圧以上の電位レベルに昇圧された昇圧信号を発生す
るための昇圧信号発生手段と、データ書込指示信号に応
答して、この昇圧信号の昇圧電位レベルを保持する昇圧
レベル保持手段を備える。

【００４２】

【作用】請求項１記載の半導体記憶装置においては、予
め定められた動作モードにおいては昇圧信号の昇圧電位
レベルの保持動作が禁止され、その動作モードにおける
保持動作に必要とされる電力消費をなくすことができ
る。

【００４３】請求項２記載の半導体記憶装置においては
データ書込指示信号に従って昇圧レベル保持手段がレベ
ル保持動作を行なっており、データ書込時にのみ昇圧信
号の昇圧電位レベルが所定の電位レベルに保持され、必
要な期間のみ保持手段が動作するため、この昇圧レベル
保持手段の消費電力を低減することができる。

【００４４】

【実施例】図１はこの発明の一実施例である半導体記憶
装置の要部の構成を示す図である。図１に示す半導体記
憶装置は、ＣＡＳビフォーＲＡＳリフレッシュ動作モー
ドを備える。ＣＡＳビフォーＲＡＳリフレッシュモード
とは、外部制御信号／ＲＡＳよりも先に外部制御信号／
ＣＡＳを“Ｌ”へ立下げることによりリフレッシュ指示
が与えられ、半導体記憶装置に内蔵されたリフレッシュ
アドレスカウンタからのアドレスに従ってリフレッシュ
動作が行なわれる動作モードである。この場合、一般
に、内部制御信号ＣＡＳの発生は禁止され、列選択動作
は行なわれず、行選択動作のみが行なわれる。内部制御
信号ＲＡＳはまたこの外部制御信号／ＲＡＳに応答して
内部で発生される。この図１に示す構成は、ＣＡＳビフ
ォーＲＡＳリフレッシュ動作モード時には、昇圧ワード
線駆動信号の昇圧レベル保持動作を禁止する。

【００４５】すなわち、図１において、ブースト回路２
０４からの昇圧されたワード線駆動信号の電位レベルを
保持するための保持回路３０２は、ＣＢＲ検知回路３０
０からのＣＡＳビフォーＲＡＳリフレッシュ動作モード
検出信号／ＣＢＲに応答してその保持動作が禁止され
る。ＣＢＲ検知回路３００は、外部から与えられる制御
信号／ＣＡＳおよび／ＲＡＳに従って、ＣＡＳビフォー
ＲＡＳリフレッシュ動作モードが指示されたか否かを判
別し、ＣＡＳビフォーＲＡＳリフレッシュ動作モードが
指定された場合には信号／ＣＢＲを“Ｌ”に立下げる。

【００４６】図２は、ＣＢＲ検知回路３００の動作を示
す信号波形図である。図２に示すように、ＣＢＲ検知回
路３００は、外部制御信号／ＲＡＳが“Ｈ”にありかつ
外部制御信号／ＣＡＳが“Ｌ”にあれば、ＣＡＳビフォ
ーＲＡＳリフレッシュ動作モードが指示されたとして信
号／ＣＢＲを“Ｌ”に立上げる。この信号／ＣＢＲはま
たリフレッシュ制御系へ与えられ、リフレッシュ制御系
が活性化されてリフレッシュ動作が実行される。ＲＡＳ
ビフォーＲＡＳリフレッシュ動作モードからの通常の動
作モードへの復帰は信号／ＲＡＳを“Ｈ”へ立上げるこ
とにより実行される。

【００４７】なお図１において、ＲＸ発生回路２０２、
ブースト回路２０４およびロウデコーダ１０４は先に図
１７に示したものと同様の構成を備える。

【００４８】図３は、図１に示す保持回路３０２の具体
的構成を示す図である。この図３に示す保持回路３０２
では、図１９に示す従来の保持回路におけるクロック信
号φを反転するためのインバータ回路２６０に代えて、
クロック信号φと信号／ＣＢＲを受けるＮＡＮＤ回路８
が用いられる。信号／ＣＢＲが“Ｈ”の場合、ＮＡＮＤ
回路８はインバータ回路として機能し、図１９に示すレ
ベル保持回路と同様の動作を実行する。

【００４９】一方、信号／ＣＢＲが“Ｌ”の場合、ＮＡ
ＮＤ回路８の出力は“Ｈ”固定であり、ワード線駆動信
号ＲＸが発生された場合においても保持動作は実行され
ない（信号ＲＸは信号／ＣＢＲよりも後のタイミングで
発生される）。

【００５０】図４は、この発明の一実施例におけるＣＡ
ＳビフォーＲＡＳリフレッシュサイクルにおけるメモリ
セルへの“Ｈ”データのリストア動作時の信号波形を示
す図である。図４において、ＷＬは選択ワード線の信号
電位を示し、ＢＬはビット線ＢＬの信号電位を示し、Ｓ
Ｎは、メモリセルのストレージノードの電位を示す。

【００５１】図４に示すように、選択ワード線ＷＬの電
位が上昇するに従って、ビット線ＢＬへは、選択された
メモリセルのストレージノードＳＮに格納されていた電
荷が伝達され、ビット線ＢＬの電位が上昇する（ここ
で、選択メモリセルは“Ｈ”のデータを格納している状
態を想定する）。ワード線ＷＬの電位レベルが昇圧レベ
ルＶＣＣ＋αまで昇圧したときには、ビット線ＢＬの電
位とストレージノードＳＮの電位がほぼ同一電位レベル
となる。この後、センスアンプが駆動され、ビット線Ｂ
Ｌの電位レベルが電源電位ＶＣＣレベルにまで立上げら
れる。これに応じて、ストレージノードＳＮの電位レベ
ルも電源電位ＶＣＣレベルにまで上昇する。

【００５２】このビット線ＢＬの電位が電源電位ＶＣＣ
レベルにまで立上り、その電位レベルが安定化するまで
に必要とされる時間ｔは短い（通常、数十ｎｓ程度）た
め、この間にワード線ＷＬの昇圧電位レベルがリーク等
により低下することはほとんどない。したがって、この
場合、特に保持回路による昇圧電位の保持動作を行なわ
なくても、ストレージノードＳＮには電源電位ＶＣＣレ
ベルの“Ｈ”のデータが書込まれる。

【００５３】ここで、図４においては、ストレージノー
ドＳＮの電位レベルはワード線ＷＬの電位立上げ前にそ
のリークにより電位レベルが少し低下している状態が示
される。

【００５４】またこのリフレッシュサイクルにおいて、
外部制御信号／ＲＡＳが長時間（最大１０μｓ）“Ｌ”
に設定され、サイクル時間が長くなったとしても、ワー
ド線電位立上りからセンス動作が完了するまでに要する
時間は同じであるため、時間の経過とともにワード線Ｗ
Ｌの電位がその昇圧電位レベルＶＣＣ＋αよりも少し低
下してきても、既にメモリセルのストレージノードＳＮ
へは電源電位ＶＣＣレベルの“Ｈ”のデータが既に再書
込みされているため、確実にリフレッシュ動作を実行す
ることができる。

【００５５】図５はこの発明の他の実施例である半導体
記憶装置の要部の構成を示す図である。図１に示す半導
体記憶装置においてはＣＡＳビフォーＲＡＳリフレッシ
ュ動作モード時にワード線駆動信号の昇圧レベルの保持
動作が禁止されている。ＣＡＳビフォーＲＡＳリフレッ
シュ動作モードでは、１行のメモリセルのリフレッシュ
動作が実行されるだけである。リフレッシュモードとし
ては、この他にセルフリフレッシュモード、シリコンフ
ァイルモード、ＢＢＵ（バッテリーバックアップ）モー
ドなどがある。セルフリフレッシュモードにおいては、
タイミング関係はＣＡＳビフォーＲＡＳリフレッシュ動
作モードと同様であり、信号／ＲＡＳが“Ｌ”のある
間、内蔵のタイマにより所定時間（通常１００μｓ）間
隔でリフレッシュ要求信号が発生され、内蔵のアドレス
カウンタの出力に従ってリフレッシュ動作が実行され
る。

【００５６】シリコンファイルモードにおいては、ＣＡ
ＳビフォーＲＡＳリフレッシュ動作モードと同様の制御
信号のタイミング関係でリフレッシュモードに入るが、
リフレッシュ動作のタイミングは外部から与えられる制
御信号／ＲＡＳにより与えられる。ＢＢＵモードにおい
ては、同様のタイミング関係でリフレッシュ動作に入る
が、信号／ＲＡＳを“Ｈ”、信号／ＣＡＳを“Ｌ”に所
定時間以上設定するとＢＢＵモードに入る。ＢＢＵモー
ドでは、リフレッシュされるメモリセルの数が、通常動
作時において選択されるメモリセルよりも１／４に低減
される。すなわち、ＢＢＵモードにおいては、ブロック
分割されたメモリセルアレイにおいて通常動作時におい
て各ブロックから１行が選択される構成において、リフ
レッシュ動作時には１つのブロックにおいてのみリフレ
ッシュ動作が実行される。これによりリフレッシュ動作
時の消費電流の低減が図られる。ＢＢＵモードの終了は
信号／ＣＡＳを“Ｈ”に設定することにより実現され
る。

【００５７】この図５に示す構成は、このようにリフレ
ッシュ動作モード時においても昇圧ワード線駆動信号の
昇圧電位レベルの保持動作を禁止するものである。すな
わち、図５に示す半導体記憶装置は、外部制御信号／Ｒ
ＡＳ、／ＣＡＳおよび／ＷＥに応答して低消費電力モー
ド（セルフリフレッシュモード、シリコンファイルモー
ド、ＢＢＵモード等）を検出する低消費電力モード検出
回路３０７と、この低消費電力モード検出回路３０７か
らの低消費電力モード検出信号／ＳＥＲとクロック信号
φとに応答してブースト回路２０４から出力される昇圧
ワード線駆動信号の昇圧電位レベル保持動作を行なう保
持回路３０５とを含む。この保持回路３０５は低消費電
力モード検出信号／ＳＥＲが“Ｌ”の活性状態となった
ときにはこの昇圧されたワード線駆動信号の昇圧電位レ
ベルの保持動作が禁止される。低消費電力モードでは、
リフレッシュ期間長は、内部で外部信号／ＲＡＳと独立
に発される内部信号ＲＡＳにより規定される。

【００５８】図６は図５に示す保持回路３０５の具体的
構成を示す図である。この図６に示す保持回路３０５
は、図３に示す保持回路の構成とは、ＮＡＮＤ回路８が
信号／ＣＢＲに代えて低消費電力モード検出信号／ＳＥ
Ｒを受けている点が異なっているだけであり、他の構成
は同様である。その動作は図３に示す回路と同じであ
り、その説明は繰返さない。

【００５９】リフレッシュ動作モードではメモリセルの
データが再書込みされるだけである。したがって、ワー
ド線電位の立上りからセンス動作完了までの間ワード線
の昇圧レベルが保持されていればよい。この期間内にメ
モリセルへのデータのリフレッシュ（再書込）が完了す
るからである。リフレッシュ時の消費電流が大きく問題
となるのは、たとえば携帯型パーソナルコンピュータの
運搬時等においてデータ保存のみを行なう場合である。
その場合、電池を電源としてダイナミック・ランダム・
アクセス・メモリがリフレッシュ動作を行なうからであ
る。したがって、上述のようにリフレッシュ時において
保持回路の動作を禁止することにより、消費電流を低減
することができ、電池寿命を長くすることができる。

【００６０】ダイナミック・ランダム・アクセス・メモ
リの動作モードには、リフレッシュ動作モードのほか
に、外部処理装置がアクセスするデータ読出動作モード
およびデータ書込動作モードが存在する。この通常のア
クセスサイクルにおいては、データの読出およびデータ
の書込が処理内容に応じて実行される。ワード線電位の
昇圧レベルの低下が問題となるのは、データ書込モード
のみである。データの読出は、センスアンプにより増幅
されかつラッチされているデータが読出されるだけであ
るのに対し、データ書込はこのセンス動作完了後、セン
スアンプによりラッチされている信号電位を書込データ
に応じて変更した後メモリセルへ書込む必要があるため
である。次に、この通常のアクセス時においても消費電
流を低減するための構成について説明する。

【００６１】図７はこの発明のさらに他の実施例である
半導体記憶装置の要部の構成を示す図である。図７にお
いて、保持回路３１５は、書込モード検出回路３１７か
らの内部書込信号Ｗに従って保持動作を実行する。書込
モード検出回路３１７は、外部から与えられるライトイ
ネーブル信号／ＷＥに応答して内部書込信号Ｗを発生す
る。

【００６２】ライトイネーブル信号／ＷＥが“Ｌ”とな
ったとき、このダイナミック・ランダム・アクセス・メ
モリはデータ書込動作モードとなる。書込モード検出回
路３１７は、このライトイネーブル信号／ＷＥの立下り
に応答して内部書込信号Ｗを“Ｈ”へ立上げる。外部制
御信号／ＣＡＳおよび／ＷＥに応答して内部書込信号Ｗ
が発生されてもよい。

【００６３】図８は、この図７に示す保持回路３１５の
具体的構成例を示す図である。図８において、保持回路
３１５は、内部書込信号Ｗを所定時間遅延させる遅延回
路３２０と、遅延回路３２０の出力に応答してノードｃ
へ電荷注入を行なう結合容量３２１と、内部書込信号Ｗ
に応答してノードｃを電位ＶＣＣ−Ｖｔｈのレベルへ充
電するｎチャネルＭＯＳトランジスタ３２２と、ノード
ｃの電位に応じて昇圧ワード線駆動信号ＲＸの電位レベ
ルを修復するダイオード接続されたｎチャネルＭＯＳト
ランジスタ３２３を含む。内部書込信号Ｗはライトイネ
ーブル信号／ＷＥに応答して発生される。実際にメモリ
セルへデータの書込みが行なわれるのは、信号／ＣＡＳ
と信号／ＷＥの遅いほうの立下りタイミングにおいてで
あり、この遅いほうのタイミングに従って内部書込パル
ス信号が発生されて図１３に示す入出力回路１１０の入
力回路が活性化され内部書込データを生成して内部デー
タ伝達線ＩＯ，／ＩＯへ伝達する。遅延回路３２０は、
ノードｃがトランジスタ３２２により充電された後にノ
ードｃへ電荷を注入する動作を保証するが、内部書込信
号Ｗの発生と内部書込パルスの発生とのタイミングのず
れを調整する機能を有してもよい。

【００６４】図９はこの図７および図８に示す回路の動
作を示す信号波形図である。図９においては、“Ｌ”の
データを記憶するメモリセル（ストレージノードＳＮの
電位が０Ｖ）に“Ｈ”のデータを書込む際の動作波形が
示される。図７ないし図９を参照して動作について説明
する。

【００６５】選択ワード線ＷＬの電位が、ロウデコーダ
の選択動作の結果立上がると、ビット線ＢＬとメモリセ
ルのストレージノードＳＮとが接続され、両者の間で電
荷が移動する。これにより、ビット線ＢＬの電位がプリ
チャージ電位ＶＢＬより少し低下し、一方、ストレージ
ノードＳＮの電位が上昇する。

【００６６】次いで、センスアンプが活性化され、ビッ
ト線ＢＬおよびストレージノードＳＮの電位が接地電位
にまで低下する。この状態においては、他方ビット線／
ＢＬは、ＶＣＣレベルの“Ｈ”の電位レベルにある。

【００６７】保持回路３１５はまだ動作していないた
め、時間の経過とともに、選択ワード線ＷＬの昇圧電位
レベルがリーク等により低下する。この状態で、データ
の書込みが行なわれる場合、ライトイネーブル信号／Ｗ
Ｅが立下り、応じて内部書込信号Ｗが発生される。これ
に応答して、図８のノードｃがトランジスタ３２２によ
りＶＣＣ−Ｖｔｈ（Ｖｔｈはトランジスタ３２２のしき
い値電圧）の電位レベルに充電される。続いて、遅延回
路３２０の出力が立上り（図９（ｄ）において破線で示
す）、結合容量３２１がノードｃへ電荷を注入し、ノー
ドｃの電位がＶＣＣ＋β（ただしβ≧α＋Ｖｔｈ：Ｖｔ
ｈはトランジスタ３２３のしきい値電圧）レベルに上昇
する。トランジスタ３２３が導通し、駆動信号ＲＸの電
位レベルがＶＣＣ＋αのレベルに上昇する。これによ
り、選択ワード線ＷＬの電位が再び昇圧された後、書込
パルスが発生され、“Ｈ”のデータがビット線ＢＬに伝
達され、ビット線ＢＬの電位がＶＣＣレベルの“Ｈ”と
なる。選択ワード線ＷＬの電位は保持回路３１５の機能
により、ＶＣＣ＋αのレベルに修復されているため、ス
トレージノードＳＮへはＶＣＣレベルの信号が伝達さ
れ、ストレージノードＳＮの電位がＶＣＣレベルとな
る。

【００６８】なお、上述の説明においては、選択ワード
線ＷＬの電位が昇圧電位レベルに復帰した後に内部書込
パルスが発生されるとして説明している。しかしながら
この内部書込パルスの発生タイミングは選択ワード線Ｗ
Ｌの電位修復前に行なわれてもよい。内部書込データは
入力回路により選択ビット線上へ伝達されるが、この内
部書込データはセンスアンプによりラッチされるため、
このラッチ状態により選択ワード線ＷＬの電位レベルが
昇圧電位レベルに復帰してもストレージノードＳＮへは
ＶＣＣレベルの信号が伝達されるからである。

【００６９】上述のように、内部書込信号に従って保持
回路を活性化することにより、データ書込時において確
実にＶＣＣレベルの信号をメモリセルへ記憶させること
が可能となり、一方データ読出動作時においてはこの保
持回路は動作しないため、必要なときのみ保持回路３１
５が動作し、そのダイナミック・ランダム・アクセス・
メモリの消費電流を低減することができる。

【００７０】また、クロック信号φを発生する発振回路
の動作が禁止される構成が用いられてもよい。

【００７１】上述の説明では、昇圧ワード線駆動信号が
述べられているが、昇圧信号としては、たとえばほかに
シェアードセンスアンプ構成の半導体記憶装置における
センスアンプ接続制御信号がある。図１０は、シェアー
ドセンスアンプ構成の半導体記憶装置の要部の構成を示
す図である。図１０において、メモリセルアレイは２つ
のメモリセルアレイブロックＭＡおよびＭＢに分割され
る。図１０において、メモリセルアレイブロックＭＡお
よびＭＢにおいては一対のビット線対ＢＬＡ、／ＢＬＡ
とビット線対ＢＬＢ、／ＢＬＢのみが代表的に示され
る。メモリセルアレイブロックＭＡのビット線対ＢＬ
Ａ、／ＢＬＡとメモリセルアレイブロックＭＢのビット
線対ＢＬＢ、／ＢＬＢとの間にセンスアンプＳＡが配置
される。センスアンプＳＡとビット線対ＢＬＡ、／ＢＬ
Ａとの間には接続制御信号φＡに応答して導通する接続
ゲートＧＡａ，ＧＡｂが設けられる。センスアンプＳＡ
とビット線対ＢＬＢ、／ＢＬＢとの間に接続制御信号φ
Ｂに応答して導通する接続ゲートＧＢａおよびＧＢｂが
設けられる。接続ゲートＧＡａ、ＧＡｂ、ＧＢａ、ＧＢ
ｂはｎチャネルＭＯＳトランジスタで構成される。

【００７２】センスアンプＳＡは、センスアンプ駆動回
路ＳＤからのセンスアンプ駆動信号φＳＮおよびφＳＰ
に応答してノードＬＡおよびＬＢの電位差を差動的に増
幅する。センスアンプ駆動回路ＳＤは、内部信号ＲＡＳ
に応答して所定のタイミングでセンスアンプ駆動信号φ
ＳＮおよびφＳＰを発生する。接続制御信号φＡおよび
φＢは、内部制御信号ＲＡＳおよびブロック指定信号Ａ
ｉに従って接続制御信号発生回路ＣＣから発生される。
ブロック指示信号Ａｉとしてはたとえば行アドレス信号
ビットが用いられる。

【００７３】なお図１０において、センスアンプＳＡに
隣接して、ノードＬＡおよびＬＢの電位をコラムデコー
ダからの列選択信号に応答して内部データ伝達線ＩＯ、
／ＩＯへ接続するＩＯゲートが設けられているが、図面
の繁雑化をさけるためにその部分は省略している。次に
この図１０に示すシェアードセンスアンプ構成の半導体
記憶装置の動作をその動作波形図である図１１を参照し
て説明する。

【００７４】今、メモリセルアレイブロックＭＡのメモ
リセルが選択される場合を考える。半導体記憶装置のス
タンバイ状態においては、接続制御信号φＡおよびφＢ
は動作電源電位ＶＣＣレベルの“Ｈ”レベルにあり、ビ
ット線対ＢＬＡ、／ＢＬＡおよびビット線対ＢＬＢ、／
ＢＬＢはセンスアンプＳＡのノードＬＡおよびＬＢに接
続されており、それぞれ、所定のプリチャージ電位ＶＢ
Ｌにプリチャージされている。

【００７５】外部からのロウアドレスストローブ信号／
ＲＡＳが“Ｌ”へ立下るとメモリサイクルが始まる。接
続制御信号発生回路ＣＣは、この外部ロウアドレススト
ローブ信号／ＲＡＳに応答して発生される内部制御信号
ＲＡＳに応答してブロック選択信号Ａｉ（たとえば内部
行アドレスＲＡの最上位ビットＲＡ０）を取込み、選択
メモリセルを含むメモリセルアレイブロックＭＡに対す
る接続制御信号φＡの電位レベルを動作電源電位ＶＣＣ
以上のレベルＶＣＣ＋αのレベルにまで昇圧させる。一
方、接続制御信号φＢは“Ｌ”のレベルに立下げられ
る。これによりメモリセルアレイブロックＭＢの各ビッ
ト線対はセンスアンプＳＡから切離される。この状態
で、行選択動作が実行され、メモリセルアレイＭＡにお
ける行すなわちワード線が選択され、各選択メモリセル
のデータが対応のビット線上に伝達される。図１１にお
いては、“Ｈ”のデータがビット線ＢＬＡ、／ＢＬＡに
おいて選択された場合の状態が示される。一方、メモリ
セルアレイブロックＭＢは非選択状態にあり、各ビット
線ＢＬＢ、／ＢＬＢはプリチャージ電位を保持してい
る。

【００７６】続いて、センスアンプ駆動信号φＳＮおよ
びφＳＰがそれぞれ“Ｌ”および“Ｈ”へと変化し、セ
ンスアンプＳＡが活性化され、ノードＬＡおよびＬＢに
伝達されていた選択メモリセルのデータが増幅される。
このとき、接続制御信号φＡが電源電圧ＶＣＣ以上のＶ
ＣＣ＋αのレベルに昇圧されているため、ノードＬＡお
よびＬＢの電源電圧ＶＣＣレベルの信号は対応のビット
線ＢＬＡ（または／ＢＬＡ）へ伝達され、ビット線ＢＬ
Ａおよび／ＢＬＡの電位レベルはそれぞれ電源電位ＶＣ
Ｃレベルの“Ｈ”および接地電位レベルの“Ｌ”と選択
されたメモリセルのデータに応じて変化する。

【００７７】この後、コラムデコーダからの列選択信号
によりノードＬＡおよびＬＢの電位がＩＯゲート（図示
せず）を介して内部データ伝達線ＩＯ，／ＩＯ（図示せ
ず）へ伝達されてデータが読出される。データ書込時は
この逆に、ノードＬＡおよびＬＢへ書込データが伝達さ
れ、対応のビット線へその書込データが伝達される。

【００７８】続いて、外部制御信号／ＲＡＳが“Ｈ”へ
立上がることにより１つのメモリサイクルが完了し、接
続制御信号φＡおよびφＢはそれぞれ電源電圧ＶＣＣレ
ベルに復帰する。

【００７９】上述のように、接続制御信号φＡおよびφ
Ｂは対応のメモリセルアレイブロックが選択された場
合、電源電圧ＶＣＣ以上のレベルに昇圧される。これに
よりセンスアンプＳＡで増幅された信号が信号損失を伴
うことなく対応のビット線へ伝達される。このような場
合においても、ビット線ＢＬＡ、／ＢＬＡ（またはＢＬ
Ｂ、／ＢＬＢ）は接続ゲートＧＡａ、ＧＡｂ（またはＧ
Ｂａ、ＧＢｂ）を介してセンスアンプＳＡのノードＬ
Ａ、ＬＢおよび内部データ伝達線ＩＯ、／ＩＯへ接続さ
れる。したがって接続制御信号φＡまたはφＢは１つの
メモリサイクル期間中電源電圧ＶＣＣ以上の昇圧レベル
に保持する必要がある。このため保持回路がこの昇圧レ
ベルを保持するために必要とされるが、本発明はこのよ
うな保持回路に対しても適用することができる。

【００８０】図１２はこの発明のさらに他の実施例であ
る半導体記憶装置の要部の構成を示す図であり、図１０
に示す接続制御信号発生回路ＣＣの構成を示す図であ
る。図１２において、接続制御信号発生回路は、ブロッ
ク指定信号Ａｉおよび内部制御信号ＲＡＳに応答して接
続制御信号φＡ０およびφＢ０を発生する接続制御回路
５０１と、接続制御信号φＡ０とブロック指定信号Ａｉ
に応答して接続制御信号φＡ０を動作電源電圧ＶＣＣ以
上のレベルに昇圧する昇圧回路５０２ａと、ブロック選
択信号Ａｉと接続制御信号φＢ０に応答してこの接続制
御信号φＢ０を昇圧する昇圧回路５０２ｂと、昇圧回路
５０２ａからの昇圧接続制御信号φＡの昇圧レベルを保
持するための保持回路５０３ａと、昇圧回路５０２ｂか
らの昇圧接続制御信号φＢの昇圧レベルを保持する保持
回路５０３ｂを含む。

【００８１】接続制御回路５０１は、内部信号ＲＡＳが
“Ｌ”の場合、スタンバイ状態にあり、接続制御信号φ
Ａ０およびφＢ０を動作電源電圧ＶＣＣレベルの“Ｈ”
に維持する。接続制御回路５０１はまた、内部制御信号
ＲＡＳが“Ｈ”に立上がると、ブロック選択指定信号Ａ
ｉに応答して、接続制御信号φＡ０およびφＢ０の一方
を“Ｌ”に低下させる。昇圧回路５０２ａおよび５０２
ｂは、ブロック指定信号Ａｉに従って、電源電圧ＶＣＣ
レベルの接続制御信号φＡ０またはφＢ０を昇圧する。
昇圧回路５０２ａ、５０２ｂはこのブロック指定信号Ａ
ｉに代えて内部制御信号ＲＡＳの遅延信号に従って昇圧
動作を行なうように構成されてもよい。昇圧回路５０２
ａおよび５０２ｂの構成は図１８に示すものと同様であ
り、図１８に示す構成の遅延回路２５０または容量２５
２に対し信号Ａｉまたは信号ＲＡＳが与えられる。

【００８２】保持回路５０３ａおよび５０３ｂは制御信
号Φに応答して保持動作を実行する。この保持回路５０
３ａおよび５０３ｂは先に図３、図５、および図８を参
照して説明したものと同様の構成を備える。発振回路を
含んでもよい。制御信号Φは先に説明したＣＡＳビフォ
ーＲＡＳリフレッシュ検出信号／ＣＢＲ、低消費電流モ
ード検出信号／ＳＥＲまたは内部書込信号Ｗであっても
よい。リフレッシュ動作時においてはデータの再書込は
接続ゲートＧＡａ、ＧＡｂまたはＧＢａ、ＧＢｂを介し
て行なわれるからである。

【００８３】なお、上記実施例においては、半導体記憶
装置としてダイナミック・ランダム・アクセス・メモリ
を例示している。しかしながら、これは仮想ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）または
疑似ＳＲＡＭであってもよい。リフレッシュを必要とす
るダイナミック型メモリセルを有していればよい。

【００８４】また昇圧信号としてはさらにこのワード線
駆動信号、シェアードセンスアンプの接続制御信号のほ
かに、１つのサイクルにわたってその電位レベルが昇圧
される信号であればよい。

【００８５】

【発明の効果】以上のように、請求項１記載の発明によ
れば、特定の動作モード時においては昇圧信号の昇圧レ
ベルを保持する動作を禁止しているため、この特定の動
作モード時における消費電流を大幅に低減することがで
きる。

【００８６】請求項２記載の半導体記憶装置においては
データ書込時においてのみ昇圧信号の保持動作を行なう
ようにしているため、低消費電流でかつ確実にメモリセ
ルへ電源電圧レベルの信号を書込むことのできる信頼性
の高い半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置の要
部の構成を示す図である。

【図２】図１に示すＣＢＲ検知回路の動作を示す信号波
形図である。

【図３】図１に示す保持回路の構成を示す図である。

【図４】この発明の一実施例である半導体記憶装置の動
作を示す信号波形図である。

【図５】この発明の他の実施例である半導体記憶装置の
要部の構成を示す図である。

【図６】図５に示す保持回路の構成を示す図である。

【図７】この発明のさらに他の実施例である半導体記憶
装置の要部の構成を示す図である。

【図８】図７に示す保持回路の構成を示す図である。

【図９】図７に示す半導体記憶装置の動作を示す信号波
形図である。

【図１０】この発明のさらに他の実施例である半導体記
憶装置の要部の構成を示す図である。

【図１１】図１０に示す半導体記憶装置の動作を示す信
号波形図である。

【図１２】図１０に示す接続制御信号発生回路の構成を
概略的に示すブロック図である。

【図１３】一般的なダイナミック・ランダム・アクセス
・メモリの全体の構成を概略的に示す図である。

【図１４】図１３に示す半導体記憶装置のメモリセルア
レイ部の構成を示す図である。

【図１５】図１３および図１４に示す半導体記憶装置の
動作を示す信号波形図である。

【図１６】従来のワード線昇圧方式の半導体記憶装置の
メモリセルへのデータ書込時の動作波形図である。

【図１７】従来の半導体記憶装置のワード線駆動信号発
生系の構成を概略的に示す図である。

【図１８】図１７に示すＲＸ発生回路の構成および動作
波形を示す図である。

【図１９】図１７に示す保持回路の構成を示す図であ
る。

【符号の説明】

１０４ロウデコーダ２０２ＲＸ発生回路２０４ブースト回路３００ＣＢＲ検知回路３０２保持回路３０５保持回路３０７低消費電力モード検出回路３１５保持回路３１７書込モード検出回路５０１接続制御回路５０２ａ昇圧回路５０２ｂ昇圧回路５０３ａ保持回路５０３ｂ保持回路

Claims

【特許請求の範囲】

【請求項１】動作電源電圧以上の電位レベルに昇圧さ
れた昇圧信号を発生する昇圧信号発生手段、前記昇圧信号の昇圧電位レベルを保持するための昇圧レ
ベル保持手段、および予め定められた動作モードを指示
する動作モード指示信号に応答して、前記昇圧レベル保
持手段の保持動作を禁止する保持動作禁止手段を備え
る、半導体記憶装置。
【請求項２】動作電源電圧以上の電位レベルに昇圧さ
れた昇圧信号を発生するための昇圧信号発生手段、およ
びデータ書込指示信号に応答して、前記昇圧信号の昇圧
電位レベルを保持する昇圧レベル保持手段を備える、半
導体記憶装置。