DE69809399T2

DE69809399T2 - Pumpensteuerschaltung

Info

Publication number: DE69809399T2
Application number: DE69809399T
Authority: DE
Inventors: Paul Lazar; Ray Pinkham; F. Yeo
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1997-03-14
Filing date: 1998-03-13
Publication date: 2003-08-21
Anticipated expiration: 2018-03-14
Also published as: ATE227879T1; EP0966742A2; EP0966742B1; WO1998040892A1; EP0966742A4; US5914908A; JP2001514783A; JP4576004B2; DE69809399D1

Description

Diese Erfindung betrifft eine Speichervorrichtung gemäß dem Oberbegriff von Anspruch 1 und ein Verfahren zum Aufrechterhalten einer erhöhten Wortleitungsspannung gemäß dem Oberbegriff von Anspruch 8.
Die Erfindung betrifft daher im allgemeinen digitale Speicherschaltungen und insbesondere dynamische Speicherschaltungen mit wahlfreiem Zugriff (DRAM-Schaltungen). Die Erfindung beschreibt eine Schaltung und ein Verfahren zur Verlängerung der Zeilenaktivierungszeit einer oder mehrerer Bänke des DRAM, wodurch die Anzahl der Bits pro Sekunde, die zum DRAM geschrieben oder von diesem gelesen werden können, vergrößert wird.
Nahezu alle DRAM-Architekturen enthalten Matrixanordnungen aus Speicherzellen. Fig. 1 zeigt einen Abschnitt einer typischen DRAM-Schaltung mit einer Zeile aus Speicherzellen 110a-n. Eine Zeile kann z. B. 1024 Speicherzellen enthalten und es können in einer (nicht gezeigten) Matrixanordnung viele Zeilen vorhanden sein. Jede Zelle besitzt typischerweise einen Kondensator 102a zum Speichern von Ladung und einen Durchgangstransistor 104a, der die Ladung im Kondensator 102a zur Daten- oder Bitleitung 106a leitet. Ein Leseverstärker 108a an der Bitleitung 106a erfaßt und hält (zwischenspeichert) den logischen Zustand der Speicherzelle, wenn die Zelle aktiviert ist.
Typischerweise wird eine Zeile von Speicherzellen durch eine Wortleitung 120 gleichzeitig aktiviert. Die Wortleitung schaltet das Gate des Durchgangstransistors ein und ermöglicht, daß Ladung zum oder vom Speicherkondensator fließt. Das ermöglicht, daß die in der Zelle gespeicherten Daten durch den Leseverstärker gelesen werden können (d. h. im Leseverstärker zwischengespeichert werden), oder daß neue Daten, die im Leseverstärker zwischengespeichert sind in die Zelle geschrieben werden.
Das Auswählen einer neuen Zeile mit einer Wortleitung dauert eine verhältnismäßig lange Zeit. Erstens muß die Adresse der neuen Zeile durch den Teil-Zeilendecodierer 160 decodiert werden, bevor die Wortleitung durch die Zeilenaktivierungsschaltung 130 aktiviert wird. Zweitens besitzen Wortleitungen eine Kapazität und einen Reihenwiderstand, was eine RC-Zeitkonstante zur Folge hat, die die Zeit verlängert, die für die Wortleitung erforderlich ist, die volle aktive Spannung zu erreichen. Drittens kann das Laden aller Zellen an einer Wortleitung Spannungsschwingungen zur Folge haben, die vom Betrag her gleich dem Signalausgang des Speicherkondensators sind. Diese Schwingungen müssen abklingen, bevor der Inhalt der Speicherzelle zuverlässig gelesen werden kann.
Deswegen ist die Zugriffszeit zwischen dem Auswählen einer Wortleitung und dem Auslesen dieser Daten von den Leseverstärkern verhältnismäßig lang (etwa 30 ns).
Außerdem nutzen benachbarte Zeilen von Speicherzellen typischerweise Leseverstärker gemeinsam, so daß eine Zeile deaktiviert werden muß, d. h. seine Wortleitung muß ausgeschaltet werden, bevor eine andere Zeile aktiviert wird. Die Deaktivierung erfordert einen Umspeicher- und Umladezyklus, um die Speicherzelle in den gewünschten logischen Zustand zu versetzen. Der Umspeicherzyklus entfernt die Spannung von der momentan aktiven Wortleitung. Der Umladezyklus verwendet die Vorladeschaltung 105a, damit die Bitleitungen in Vorbereitung der nächsten Zeilenaktivierung ausgeglichen werden. Diese Operationen können zusätzliche 20 ns dauern. Somit dauert es typischerweise etwa 50 ns, um eine aktive Zeile vorzuladen und zu schließen, und anschließend etwa 30 ns, um eine neue Zeile zu öffnen und ihren Inhalt zu lesen.
Informationen von einer aktiven Zeile (eine Zeile mit einer aktiven Wortleitung, d. h., eine Wortleitung mit einer Spannung über einer Aktivierungsspannung) können schneller gelesen/geschrieben werden als von einer inaktiven Zeile, da die Leseverstärker bereits in dem Zustand gehalten werden, den sie von den Speicherkondensatoren gelesen haben. Daten können in etwa 10 ns von den Leseverstärkern gelesen werden, solange diese Zeile geöffnet ist. Es müssen keine Umladungs-, Umspeicher- oder Zeilenzugriffoperationen ausgeführt werden. Gleichfalls können Schreiboperationen zu momentan aktiven Zeilen in einem Bruchteil der Zeit ausgeführt werden, die es dauert, um eine Vorladeoperation auszuführen und eine neue Zeile zu aktivieren. Wenn eine Zeile länger offengehalten werden kann oder wenn mehrere Zeilen geöffnet gehalten werden könnten, würde sich die Leistungsfähigkeit des DRAM verbessern, indem ermöglicht wird, daß mehr Bits/Sekunde in den Speicher und aus diesem heraus geleitet werden können.
Es gibt jedoch inhärente Beschränkungen, die darauf gerichtet sind, wie lange eine Zeile aktiv gehalten werden kann. Wenn der Durchgangstransistor 104a vom Typ NMOS ist, muß sein Gate (Wortleitung 120) um wenigstens die Schwellenspannung (VT) des Durchgangstransistors 104a über die Source-Spannung (VDD) erhöht werden, um eine Aktivierungsspannung zu erreichen, die ausreichend ist, um zu schreiben oder um den Speicherkondensator 102a auf einen vollen VDD Pegel umzuspeichern. Daher wird die in Fig. 1 gezeigte Wortleitung 120 dann, wenn sie aktiviert wird, im allgemeinen über VDD hinaus erhöht, wie in US-A-4.533.843 offenbart ist. Eine derartige Erhöhung erfolgt typischerweise durch das Erzeugen einer erhöhten Spannung in einem Bootstrap-Generator (boost-Generator) 150. Die erhöhte Spannung wird gewöhnlich als phi_bs bezeichnet und wird gewöhnlich auch als "durch Bootstrap-Verstärker erhöht" ("boot-strapped") bezeichnet.
Jede Verstärkungsoperation überträgt eine endliche Menge von Ladung vom Erhöhungsgenerator an einen erhöhten Knoten und die Spannung an dem erhöhten Knoten sinkt mit der Zeit, wenn diese Ladung von dem Knoten abfließt. Wegen dieses Verlusts der erhöhten Spannung, werden DRAMs typischerweise gemäß einer maximalen Zeilenaktivierungszeit spezifiziert. Das heißt, die Zeit, während der die Wortleitung über VDD + VT bleibt, nachdem die Wortleitung aktiviert wurde.
Um diese Aktivierungszeit zu verlängern, haben Schaltungsentwickler Möglichkeiten vorgeschlagen, um zusätzliche Ladung zu aktiven erhöhten Knoten zu pumpen. Einige Verfahren verwenden entweder frei schwingende oder getaktete Zusatzpumpschaltungen (nicht gezeigt). Diese Zusatzpumpschaltungen fügen phi_bs bei einem sich wiederholenden Pumpzyklus eine inkrementale Ladung zu, wodurch phi_bs auf einer verhältnismäßig konstanten Spannung gehalten wird.
Diese Techniken weisen wenigstens zwei Probleme gemeinsam auf. Das erste Problem besteht darin, daß Zusatzpumpschaltungen eine verhältnismäßig große Menge an Chipfläche einnehmen. Dadurch erhöht sich die Chipgröße für eine bestimmte Speichermatrixstelle.
Das zweite Problem besteht darin, daß zum Erreichen des vollen Werts phi_bs durch die Wortleitung die Gate-Spannung des Wortleitungstreibertransistors 132 größer sein muß als phi_bs plus die Schwellenspannung dieses Transistors. Das erfordert, daß der Gate-Knoten des Treibertransistors (n2) 135 auf eine zweifach erhöhte Spannung zweifach erhöht werden muß (nicht gezeigt). Dieser doppelt erhöhte Knoten verliert Ladung und somit fällt die Spannung wie bei der Wortleitung. Somit ist die Aktivierungszeit ebenfalls durch die Abklingzeit der Gate-Spannung am Treibertransistor 132 beschränkt. Zusatzpumpschaltungen stellen an diesem Knoten keine doppelt erhöhte Spannung wieder her, deswegen besitzen diese Verfahren eine begrenzte Zeilenaktivierungszeit.
Aus US-A-4.649.523 sind eine Speichervorrichtung und ein Verfahren zum Betreiben der Speichervorrichtung bekannt, bei dem eine Zeilenaktivierungsschaltung die Spannung auf einer Wortleitung am Beginn eines Speicherzyklus erhöht, woraufhin sich die Spannung während wenigstens des Mittelabschnitts des Speicherzyklus auf den Pegel der Leistungsversorgung vermindert. Die Wortleitungsspannung wird während des Refresh-Zyklus wahlweise wieder erhöht. Daher vermeiden die bekannte Speichervorrichtung und das Verfahren das ständige Erhöhen der Wortleitung während des gesamten Speicherzyklus.
Das Halten aller erhöhter Knoten in der Zeile und im Erfassungsweg auf erhöhten und doppelt erhöhten Spannungspegeln für eine unbestimmte Zeitperiode verspricht eine bedeutende Vergrößerung der Datenbandbreite von Speicherchips. Es ist ferner erwünscht, daß dies ohne zusätzliche Pumpschaltungsanordnungen, ohne Unterbrechen von Lese- und Schreiboperationen und ohne komplexe, die Bandbreite begrenzende Steuerlogik erreicht wird.
Die Erfindung ist in den Ansprüchen 1 und 8 definiert.
Die vorliegende Erfindung schafft eine verbesserte Speichervorrichtung und insbesondere einen Chip einer dynamischen Speicherschaltung mit wahlfreiem Zugriff (DRAM-Chip), der mehr Speicherzellenzeilen während längerer Zeitperioden aktiv hält als Chips des Standes der Technik. Das hat größere Datenübertragungsraten zur Folge. Die mittlere DRAM-Zugriffszeit wird verbessert, indem die Zeilenaktivierungszeit verlängert wird und indem die Anzahl der aktiven Zeilen, die in einer vorgegebenen Zeitperiode mit einem einzelnen Bootstrap-Generator gepumpt werden können, vergrößert wird. Die vorliegende Erfindung erreicht dieses Ergebnis durch Wiederherstellen einer erhöhten Spannung auf einer Wortleitung und einer doppelt erhöhten Spannung an einem Wortleitungstreiber- Gate in einer DRAM-Schaltung, bevor diese Spannungen unter einen kritischen Pegel abfallen. In einer Ausführungsform wird dieses Verfahren implementiert, ohne eine Zeilenauswahloperation auszuführen und ohne zusätzliche Pumpschaltungen anzufügen.
Die DRAM-Vorrichtung besitzt typischerweise mehrere Matrizen aus Zeilen aus Speicherzellen. Wenn eine Steuereinheit eine Matrix auswählt, die aktiviert werden soll, entwickelt ein Erhöhungsspannungsgenerator in Übereinstimmung mit einem Matrixauswahlsignal und einem globalen Aktivierungsbefehl eine Erhöhungsspannung. Ein einzelner Erhöhungsspannungsgenerator kann mehr als eine Matrix versorgen. In einer Ausführungsform enthält ein Erhöhungsspannungsgenerator eine Bootstrap-Schaltung, die die Erhöhungsspannung erzeugt, sowie eine zusätzliche Steuerschaltung zum Auslösen einer Pumpfolge. Der globale Pumpbefehl ist ein Signal, das durch einen Taktgeber erzeugt wird, der die Pumprate des Erhöhungsspannungsgenerators einstellt. Der Ausgang des Erhöhungsspannungsgenerators wird über einen Pfad-Decodierer gelenkt, um die ausgewählte Zeile zu aktivieren.
Der Erhöhungsspannungsgenerator besitzt eine zusätzliche Schaltungsanordnung, die eine Wortleitungsübertragungs-Erhöhungsspannung erzeugt.
Diese Wortleitungsübertragungs-Erhöhungsspannung wird an das Gate eines Sperrtransistors in einer Zeilenaktivierungsschaltung gekoppelt. Das Erhöhen des Gates des Sperrtransistors auf diesen Pegel ermöglicht, daß das Gate des Treibertransistors in dieser Zeilenaktivierungsschaltung auf den vollen Source- Spannungspegel (VDD) vorgeladen wird.
Wenn die Matrix aktiv ist, erzeugt derselbe Erhöhungsspannungsgenerator eine nachfolgende Erhöhungsspannungspumpe als Reaktion auf ein Erhöhungsfreigabesignal. Der Erhöhungsfreigabesignal kann durch eine Steuerlogik außerhalb des DRAM erzeugt werden, wie etwa von einer externen Steuereinheit aus Zeitgeber- und Unterbrechungssignalen oder eine interne Steuereinheit kann ein diskretes Erhöhungsfreigabesignal erzeugen. Alternativ kann das Erhöhungsfreigabesignal durch getaktete oder selbstgetaktete Schaltungen auf dem DRAM- Chip erzeugt werden.
In einer Ausführungsform wird das Erhöhungsfreigabesignal durch einen Pumpen-Multiplexer erzeugt, der ein Pumpbit wie ein Token um einen Ring aus Pumpen-Multiplexern leitet. Jeder Pumpen-Multiplexer ist einer oder mehreren Speichermatrizen zugeordnet. Wenn eine zugehörige Matrix aktiv ist, wenn das Pumpbit am Multiplexer eintrifft, erzeugt der Multiplexer beim nächsten globalen Pumpbefehl ein Erhöhungsfreigabesignal und erhöht diese Matrix, wobei das Pumpbit an den nächsten Multiplexer im Ring weitergeleitet wird.
Jede Speichermatrix kann ferner in Untermatrizen unterteilt sein. Diese Untermatrizen können so angeordnet sein, daß sie Leseverstärker gemeinsam verwenden. Bei einer derartigen Anordnung kann zu einem Zeitpunkt nur eine Untermatrix eines komplementären Paars aktiv sein. In einer weiteren Ausführungsform der Erfindung verwenden Untermatrizen, die Leseverstärker gemeinsam verwenden, Erhöhungsspannungsgeneratorschaltungen gemeinsam. Ein Erhöhungsspannungspfad-Decodierer leitet die Erhöhungsspannung an die aktive Untermatrix. Wenn die komplementäre Untermatrix von der Steuereinheit ausgewählt wird, wird die erste Untermatrix deaktiviert und der Pfad-Decodierer leitet die Erhöhungsspannung automatisch zu dieser neu aktivierten Untermatrix.
Ein weiteres Verständnis des Wesens und der Vorteile der Pumpensteuerschaltung der vorliegenden Erfindung kann durch Bezugnahme auf die restlichen Abschnitte der Beschreibung und die beigefügte Zeichnung gewonnen werden.
Fig. 1 zeigt einen Teil einer typischen DRAM-Schaltung mit einer Zeile aus Speicherzellen in einer Matrix, einer Wortleitungsdurchlaßschaltung, einem Erhöhungsspannungsgenerator und einem Erhöhungsspannungsdecodierer.
Fig. 2(a) zeigt einen Teil einer verbesserten DRAM-Schaltung mit einer Erhöhungsfreigabeleitung, die ermöglicht, daß das Erhöhen unabhängig vom Auswählen einer adressierten Zeile erfolgt, wobei dies nicht als solches Teil der Erfindung ist.
Fig. 2(b) zeigt ausgewählte Spannungen als Funktion der Zeit während einer Pumpeinstell- und Pumprücksetzfolge.
Fig. 3 zeigt einen Teil einer verbesserten DRAM-Schaltung gemäß der Erfindung, die eine separate Wortleitungsübertragungs-Spannungserhöhung enthält.
Fig. 4 ist ein Blockschaltplan von Speichermatrizen und zugehörigen Schaltungsblöcken, die Pumpfreigabesignale erzeugen.
Fig. 5 ist ein Schaltplan einer Ausführungsform einer Pumpen-Multiplexerschaltung von Fig. 4.
Fig. 6 ist ein Schaltplan einer Ausführungsform der Pumpen-Multiplexerschaltung von Fig. 4.
Ein Chip eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM- Chip) besitzt typischerweise Matrizen aus Speicherzellen, auf die durch Aktivierung einer Wortleitung zugegriffen wird. Eine Speicherzelle mit einer aktiven Wortleitung kann schneller gelesen und beschrieben werden als eine Speicherzelle, deren Zeile ausgewählt und aktiviert werden muß. Das Halten vieler Matrizen aus Speicherzellen so lange wie möglich in einem aktiven Zustand verbessert die mittlere Datenübertragungsrate eines DRAM.

Ohne erhöhte Wortleitungsübertragung

Fig. 2(a) ist ein Teilschaltplan der Zeilen und des Erfassungspfads eines DRAM. Ein Gate 137 des Transistors 136 wird durch die Versorgungsspannung VDD angesteuert. Der Erhöhungsspannungsgenerator 350 liefert durch Standard- Ladungsübertragungsverfahren eine Spannung von etwa 1,5 VDD. Der Erhöhungsspannungsgenerator 350 pumpt die Leitung 111 auf Befehl entweder eines Matrixaktivierungssignals 815 oder alternativ eines Erhöhungsfreigabesignals 301. Das Erhöhungsfreigabesignal 301 führt eine Pumpoperation aus, die auf der Leitung ohne Matrixaktivierungsoperation einen erhöhten Spannungspegel wiederherstellt.
Eine Matrixaktivierungsoperation gibt den Teil-Zeilendecodierer 160 frei. Das logische Gatter 302 decodiert die Zeilenadresse vollständig und setzt n2 135 auf VDD minus Schwellenspannung (VT) des Wortleitungssperrtransistors 136. Der Knoten 141 wird durch den Inverter 134 auf VDD gesetzt. Der erhöhte Spannungsausgang 111 vom Erhöhungsspannungsgenerator 350 wird über den Erhöhungsspannungspfad-Decodierer 340 zur Erhöhungsspannungsleitung 321 geführt. Wenn die Zeilenleitung 120 ausgewählt werden soll, koppelt die Spannungserhöhung auf der Leitung 321 Ladung über die parasitären Kapazitäten CGD 133 und CGS 134 an n2 135. Das bringt die Spannung an n2 über die Spannung am Gate 137 des Sperrtransistors 136. Die höhere Spannung an n2 ermöglicht dem Treibertransistor 132, einen größeren Anteil der Pumpspannung an die Wortleitung zu leiten als dann, wenn n2 135 auf VDD wäre. Die Wortleitung aktiviert eine Zeile aus Speicherzellen durch Lieferung einer Aktivierungsspannung, die ausreichend ist, um eine Datenübertragung der Speicherzellen in der Zeile und in ihre zugehörige Erfassungs- und Ladungsschaltungsanordnung zu ermöglichen.
Die Spannung an n2 135 und der Wortleitung 120 fällt ab infolge von Ladungsverlusten von diesen Knoten, wie dies einem Fachmann bekannt ist. Die Spannung fällt schließlich unter VDD + VT des Treibertransistors 132 bzw. des Durchgangstransistors 104 ab, wodurch die Wortleitungsspannung entsprechend abfällt. Eine zweite Pumpoperation stellt auf der Wortleitung eine erhöhte Spannung wieder her, wodurch ermöglicht wird, daß die Speicherplatzmatrix aktiv bleibt.
Fig. 2(b) veranschaulicht die Spannung am Knoten n2 260, an der Wortleitung 270 sowie die erhöhte Spannung 280 als Funktion der Zeit während einer zweiten Pumpoperation. Die zweite Pumpoperation erfolgt als Reaktion auf ein Erhöhungsfreigabesignal (301, Fig. 2(a)). Ein Erhöhungsfreigabesignal ist ein Signal, das sich von einem Matrixaktivierungssignal unterscheidet und bewirkt, daß ein Erhöhungsspannungsgenerator 250 eine Spannungspumpoperation erzeugt. Bei einer Pumpoperation bewirkt ein Pumprücksetzsignal 250, das ein Impuls sein kann, wie nachfolgend in den Abschnitten Pumpen-Multiplexer und Pumpfreigabe, die sich auf die Fig. 5 und 6 beziehen, beschrieben wird, daß die Erhöhungsspannungsleitung 321 (Fig. 2(a)) durch eine Schaltung im Erhöhungsspannungsgenerator 350 auf Masse 281 gezogen wird. Das setzt die Wortleitung 120 (Fig. 2(a)) auf Masse 271 zurück und den Knoten auf eine anfängliche Spannung. Der Knoten n2 wird abwärts gekoppelt, ist jedoch auf VDD-VT (falls eine erhöhte Wortleitungsübertragung erfolgt) 261 oder auf VDD (falls die Wortleitungsübertragung erhöht wurde, wie später erläutert wird) 262 geklemmt. Ein Pumpeinstellimpuls 251 bewirkt, daß eine Spannungspumpe vom Erhöhungsspannungsgenerator die Erhöhungsspannungsleitung 321 auf eine erhöhte Spannung 282 erhöht, die außerdem die Wortleitung auf eine erhöhte Spannung 272 erhöht, da der Knoten n2 auf seinen doppelt erhöhten Zustand 263 (oder 264, falls die Wortleitungsübertragung erhöht wurde) zurückgekehrt ist.
Dieses Freigabesignal könnte von einer Zeitgeberschaltung stammen, die direkt an die DRAM-Steuerlogik gekoppelt ist, durch diskrete Befehle, die z. B. von einem separaten Steuerblock oder von einer eingebetteten Rahmenpuffersteuereinheit im DRAM-Chip stammen. Nachdem die Pumpoperation beendet ist, werden alle erhöhten Knoten auf dem gleichen hohen Spannungspegel wiederhergestellt, als wenn sie durch die Matrixaktivierungsoperation erzeugt worden wären. Nachfolgende Erhöhungsfreigabesignale können eine Wortleitung für unbestimmte Zeit oder bis sie abgewählt und deaktiviert wird aktiv halten.
Während der nach der Aktivierung erfolgenden Pumpoperationen können Lese- und Schreiboperationen ununterbrochen in der Matrix, die gepumpt wird, ablaufen, da alle Lesedaten von den zwischengespeicherten Bitleitungs-Leseverstärkern ausgelesen werden und alle Schreibvorgänge auf denselben Bitleitungs- Leseverstärkern ausgeführt werden. Die Pumpoperation ist für normale Lese- und Schreiboperationen vollkommen transparent. Bei ausreichend häufigen Pumpoperationen wird die Wortleitung erhöht sein, wenn die Matrix abgewählt wird, wodurch eine korrekte Datenwiederherstellung in der Speichermatrix sichergestellt ist.

Mit erhöhter Wortleitungsübertragung

Fig. 3 zeigt eine Ausführungsform der Erfindung, bei der zusätzlich zur Wortleitungserhöhungsspannung (phi_bs) 111 durch den Erhöhungsspannungsgenerator 350' eine Wortleitungsübertragungs-Erhöhungsspannungspumpe (WLXFR) 337 erzeugt wird. WLXFR 337 wird nahe am Beginn eines Zeilenaktivierungszyklus über VDD erhöht. Der Erhöhungsspannungspfad-Decodierer 340' leitet WLXFR 337 an das Sperrtransistor-Gate 337a. Der Inverter 134 der zweiten Zeile geht erst dann auf Hochpegel, nachdem WLXFR 337a erhöht worden ist. Da WLXFR 337a über VDD + VT erhöht wird, erreicht der Knoten n2 135 einen vollen Pegel VDD, bevor phi_bs 111 erhöht wird. Unmittelbar bevor phi_bs 111 erhöht wird, wird WLXFR 337 wieder auf VDD geklemmt.
Daher wird dann, wenn phi_bs 111 erhöht wird, Ladung von der Leitung 321 über die Gate-Drain-Kapazität 133 des Treibertransistors 132 an n2 135 übertragen. Wie in der ersten Ausführungsform fließt keine Ladung vom Knoten n2 durch den Sperrtransistor 136 zurück, da n1 141 auf derselben Spannung ist wie WLXFR 337a. Daher erreicht der Knoten n2 135 eine doppelt erhöhte Spannung, die um wenigstens etwa VT höher ist als die in der ersten Ausführungsform beschriebene Spannung. Das erhöht die Transkonduktanz des Treibertransistors 132, was die Anstiegszeit der Wortleitung 120 vermindert und den gesamten Datenzugriff beschleunigt.
Bei dieser Ausführungsform wird der zeitliche Ablauf der WLXFR-Pumpe ähnlich wie die phi_bs-Erhöhungsspannungspumpe entweder für eine Matrixaktivierungs-Pumpoperation oder eine Erhöhungsfreigabe-Pumpoperation gesteuert. Das stellt sicher, daß derselbe doppelt erhöhte Pegel, der ursprünglich während des Matrixaktivierungszyklus erreicht wurde, bei nachfolgenden Pumpzyklen wiederhergestellt wird.

Implementierungen der Pumpsteuerungs-Schaltungsanordnung

Fig. 4 zeigt einen Abschnitt eines eingebetteten Rahmenpuffers, der ein On-chip-Erhöhungsfreigabesignal erzeugen kann. Fig. 4 ist eine Vereinfachung eines tatsächlichen Rahmenpuffers, der zusätzliche Steuerleitungen oder Schaltungen aufweisen kann. Zur Einfachheit der Darstellung ist z. B. lediglich eine Wortleitung pro Matrix gezeigt. Tatsächliche Speichermatrizen würden mehrere Wortleitungen mit zugehörigen Decodiererschaltungen aufweisen, die die erhöhte Spannung zu der richtigen Wortleitung leiten. Da zu einem Zeitpunkt lediglich eine Wortleitung pro Matrix erhöht ist, ist die Darstellung repräsentativ.
Die Pumpsteuerungsschaltungen, die der Speichermatrix 850a zugeordnet sind, enthalten den Pumpenadreßblock 810a, den Pumpen- Multiplexerblock 820a, den Pumpfreigabeblock 830a und den Bootstrap- Generatorblock 840a. Die Pumpenadreßblöcke 810a-n sind an einen gemeinsamen Adreßbus 811 und an einen gemeinsamen Steuerbus 812 angeschlossen. Ein gemeinsamer Taktgeber 813 ist zum Zweck einer synchronen Implementierung gezeigt. Einem Fachmann ist bekannt, daß eine asynchrone Steuerung mit Hilfe der Adreßumwandlungserfassung oder mit anderen geeigneten Steuersignalen verwendet werden könnte. Einem Fachmann ist außerdem klar, daß eine Unterteilung der Steuerung in diese speziellen vier Blöcke willkürlich ist und daß jeder Block durch eine Vielzahl spezieller Schaltungen implementiert werden könnte.

Pumpenadresse

Der Pumpenadreßblock 810a empfängt Adreß- und Steuersignale, die in Übereinstimmung mit der ausgewählten Adresse von einer (nicht gezeigten) Steuereinheit ein Aktivierungssignal 815a auf dem Adreßbus 811 und ein Signal auf dem Steuerbus 812 erzeugen. Das Matrixaktivierungssignal 815a wird zum Pumpfreigabeblock 830a geleitet, wo es die Wortleitungserhöhungsspannungspumpe 111a auslöst (Es würde außerdem in einer Ausführungsform, die diesen Aspekt enthält, die Erhöhung von WLXFR 337, Fig. 3, auslösen, wie oben beschrieben wurde. Die folgende Erläuterung läßt diese separate Bezugnahme auf WLXFR weg). Bei dieser Ausführungsform reagiert der Pumpenadreßblock außerdem auf ein (nicht gezeigtes) globales Pumpensignal auf dem Steuerbus 812. Wenn diese globale Pumpensignal zur richtigen Zeit auf Hochpegel ist, liefert der Pumpenadreßblock 810a auf der Pumpenleitung 814a einen lokalen Pumpenimpuls. Dieser lokale Pumpenimpuls schaltet eine Pumpfreigabefolge, wenn die zugehörige Matrix aktiv ist. In einer Ausführungsform kann der lokale Pumpenimpuls von einer Steuereinheit außerhalb der DRAM-Chips stammen. In einer weiteren Ausführungsform kann der fokale Pumpenimpuls von Zeitgeber- oder Logikschaltungen auf dem DRAM-Chip stammen. Eine der Ausführungsformen kann solche Verfahren verwenden, wie etwa ein Signal, das in Übereinstimmung mit einem Zeitgebersignal (Takt) und einem Unterbrechungssignal in regelmäßigen Intervallen erzeugt wird. Diese Steuereinheiten können in Übereinstimmung mit einer programmierten, synchron getakteten oder asynchron getakteten Logik einen lokalen Pumpenimpuls erzeugen.

Pumpen-Multiplexer

Der Pumpen-Multiplexerblock 820a ist eine Ausführungsform eines On- Chip-Verfahrens zum erneuten Erhöhen einer aktiven Wortleitung, ohne eine Adreß- und Auswahloperation zu durchlaufen. In einer Ausführungsform wirkt der Pumpen-Multiplexerblock 820a als eine Position eines seriellen Schieberegisters. In dieser Ausführungsform speichert der Pumpen-Multiplexer ein (nicht gezeigtes) Pumpbit und leitet es nach dem Empfang eines lokalen Pumpimpulses 814a zum nächsten Pumpen-Multiplexerblock.
Das Vorhandensein des Pumpbits an einem Pumpen-Multiplexerblock ermöglicht, daß der Pumpen-Multiplexerblock Signale erzeugt, die die Wortleitung der zugehörigen Matrix wieder erhöhen. Die Wortleitung wird wieder erhöht, wenn: (1) die Matrix momentan adressiert ist (d. h. das Pumpfreigabesignal (phibs_en) 831a ist auf Hochpegel HI) und (2) das Pumpbit ist am Pumpen-Multiplexerblock dieser Matrix vorhanden (d. h. das Signal pump-in 823a ist auf Hochpegel Hl) und (3) der Multiplexer empfängt einen lokalen Pumpimpuls 814a. Zu einem Zeitpunkt besitzt lediglich ein Pumpen-Multiplexerblock in der Schieberegisterkette das Pumpbit, deswegen wird lediglich ein Erhöhungsspannungsgenerator in der Kette seine zugehörige Wortleitung pumpen.
Fig. 5 zeigt eine mögliche Ausführungsform einer Pumpen- Multiplexerschaltung. Der Pumpen-Multiplexer speichert als Reaktion auf eine ansteigende Flanke am lokalen Pumpimpuls 814 den Pumpeingang 823 zwischen. Der Pumpeingang ist auf Tiefpegel, wenn das Pumpbit am Pumpeingang dieses Pumpen-Multiplexers nicht vorhanden ist, und auf Hochpegel, wenn das Pumpbit vorhanden ist. Wenn eine Pumpen-Multiplexerstufe das Pumpbit besitzt, erzeugt das gemeinsame Vorhandensein des Pumpbits und des lokalen Pumpimpulses ein internes Pumpfreigabesignal 510. Der Pumpen-Multiplexerblock leitet das Pumpbit, falls es vorhanden ist, auf der Leitung Pumpbit-Ausgang 824 zum nächsten Pumpen-Multiplexerblock (in Fig. 5 nicht gezeigt) und setzt das Flipflop 505 auf einen Hochpegel. Auf diese Weise läuft das Pumpbit von Matrix zu Matrix um, wobei lediglich eine Matrix in der Kette das Hochpegel-Pumpbit aufweist. Einem Fachmann ist bekannt, daß Hochpegel und Tiefpegel relative Terme sind und die Funktion dieser Schaltung nicht einschränken.
Bei dieser Implementierung wird beim Einschalten ein Impuls auf der Leitung 816 geliefert, der alle Flipflops außer einem in der Kette von Pumpen-Multiplexern über die NOR-Gatter 502, 503 auf einen Tiefpegel Wert setzt. Das eine Pumpen-Multiplexer-Flipflop, das nicht auf Tiefpegel gesetzt wird, besitzt an Stelle der NOR-Gatter 502, 503 NAND-Gatter. Die NAND-Gatter setzen den Wert dieses Flipflops auf Hochpegel. Dieses Hochpegel-Flipflop kann als das "erste" Flipflop in der seriellen Registerkette betrachtet werden.
Wenn während eines lokalen Pumpimpulses das Pumpbit vorhanden ist, erzeugt das logische UND-Gatter 506 einen internen Pumpfreigabeimpuls 510. Wenn zuvor eine Matrix ausgewählt wurde und bei einer aktiven Operation erhöht wurde, ist ihr phibs_en-Signal 831 als Ergebnis von entweder einer Aktivierungspumpe oder einer Pumpfreigabesignal-Pumpe auf Hochpegel. Wenn die interne Pumpfreigabe 510 Hochpegel-Impulse aufweist, erzeugt eine Zeitgeberschaltung 515 zunächst einen in den negativen Bereich gehenden Impuls auf der Leitung Pumprücksetzen 821. Dieser erdet phi_bs über den Pumpfreigabeblock (in Fig. 5 nicht gezeigt), erdet die zugehörige Wortleitung, um sie für die Spannungserhöhungsoperation vorzubereiten, und setzt phibs_en 831 auf Tiefpegel. Diese Implementierung ist durch die Verwendung der Inverter- Verzögerungskette 516 selbstgetaktet.
Der negative Impuls auf der Leitung Pumprücksetzen 821 setzt außerdem den internen Zwischenspeicher 518 auf Hochpegel. Das NAND-Gatter 519 verknüpft den Hochpegel-Wert vom internen Zwischenspeicher 518 mit dem nunmehr auf Tiefpegel befindlichen Wert der internen Pumpfreigabe 510, um auf der Leitung Pumpeinstellung 822 einen Tiefpegel-Pegel zu erzeugen. Das bewirkt, daß der Erhöhungsspannungsgenerator die (in Fig. 5 nicht gezeigte) zugehörige Wortleitung wieder erhöht. Die Inverterkette 517 verzögert das Tiefpegel-Pumpeinstellsignal und setzt den internen Zwischenspeicher 518 auf Tiefpegel, somit ist das Pumpeinstellsignal selbstgetaktet. Obwohl diese Operation durch andere Mittel erreicht werden könnte, wie etwa z. B. eine synchrone oder eine asynchrone Logik, beseitigt die obige Implementierung die Notwendigkeit eines separaten Adreßbusses.
Zusammenfassend sind die Pumpen-Multiplexerblöcke als ringförmiges Schieberegister, durch das das Pumpbit als Reaktion auf ein globales Pumpsignal auf dem Steuerbus verschoben wird, miteinander verbunden. Wenn das Pumpbit an einem Pumpen-Multiplexerblock zur Verfügung steht (vorhanden ist) und die zugehörige Matrix eine aktive Wortleitung (d. h. eine erhöhte Wortleitung) besitzt, erzeugt der Pumpen-Multiplexerblock die richtigen Zeitgebersignale, um die Wortleitung sowie weitere Knoten wieder zu erhöhen.

Pumpfreigabe

Fig. 6 zeigt eine Ausführungsform eines Pumpfreigabeblocks 830. Dieser Block stellt sicher, daß aktive Matrizen erhöht werden, während das bei inaktiven Matrizen nicht geschieht. Der Ausgang dieses Blocks ist ein phibs_en-Signal, das entweder den zugehörigen Erhöhungsspannungsgenerator und die Wortleitung in Vorbereitung auf eine Spannungspumpe erdet oder eine Spannungspumpe auslöst.
Es gibt zwei Möglichkeiten, ein phibs_en-Signal zu erzeugen, wobei bei jeder Möglichkeit eine Spannungspumpe ausgelöst wird. Die erste Möglichkeit ergibt sich dann, wenn dieser Block ein Matrixaktivierungssignal 815 vom Pumpenadreßblock 810 (in Figur nicht gezeigt) empfängt. Wenn eine Matrix gegenwärtig nicht adressiert ist, ist ihre Wortleitung bereits auf Massepotential und vor einer Spannungspumpe muß kein Ereignis auftreten.
Die zweite Möglichkeit besteht darin, die Pumpeinstell- und Pumprücksetzsignale von einem Pumpen-Multiplexer zu empfangen. Ein Impuls auf der Leitung Pumprücksetzen erdet die Wortleitung und bereitet den Erhöhungsgenerator für eine Spannungspumpe vor. Anschließend sendet ein Impuls auf der Leitung Pumpeinstellung 822 das Signal phibs_en 831 auf Hochpegel und löst eine Spannungspumpe aus. Wie oben erläutert wurde, wird die Taktung dieser Signale On-Chip erreicht. Ein Zwischenspeicher erfaßt und hält den Zustand der Signale Matrixaktivierung 815, Pumpeinstellen 822 und Pumprücksetzen 821, so daß die Eingänge lediglich Impulse sein brauchen.

Weitere Einzelheiten spezieller Ausführungsformen

Wie beschrieben wurde und in Fig. 4 dargestellt ist, wird angenommen, daß jede Speichermatrix von ihrem Nachbarn unabhängig ist. Benachbarte Matrizen verwenden jedoch typischerweise Leseverstärker gemeinsam. Da benachbarte Matrizen Leseverstärker gemeinsam verwenden, können sie nicht beide aktiv sein, d. h. sie können nicht beide gleichzeitig erhöhte Wortleitungen besitzen. Es ist deswegen möglich, daß diese benachbarten Matrizen außerdem Erhöhungsgeneratorschaltungen gemeinsam zu verwenden. Dadurch wird auf dem Chip Platz eingespart, der andernfalls für die kapazitiv gekoppelten Transistoren in jeder Erhöhungsschaltung benötigt wird. Die gemeinsam verwendeten Wortleitungserhöhungsschaltungen sind Gegenstand des anhängigen US-Patents mit den Anmeldungsnummer 08/656.165, das am 31. Mai 1996 von Robert J. Proebsting eingereicht wurde und den Titel "Shared Bootstrap Circuits" trägt.
Wie oben erläutert wurde, dauert das Aktivieren einer Matrix länger als das Erhöhen ihrer Wortleitung. Es gibt somit während der Periode, in der eine Matrix aktiviert ist, eine Freihalteperiode, während der das Pumpbit ignoriert wird. Das ist der Fall, da es nachteilig ist, die Wortleitung auf Massepotential zurückzuführen und sie neu zu erhöhen, wenn sie bereits im Begriff, wieder erhöht zu werden. Das setzt voraus, daß der lokale Pumpimpuls zu einem beliebigen Zeitpunkt ohne Rücksicht darauf, daß Befehle aktiviert werden, eingeschaltet werden kann. Das hat eine einfachere globale Pumpensteuerung zur Folge.
Es ist außerdem möglich, das Pumpbit dann, wenn Matrizen Erhöhungsgeneratorblöcke gemeinsam verwenden, in beide zugehörige Pumpen- Multiplexerblöcke gleichzeitig einzugeben. Das heißt, die Pumpeingänge des gemeinsam verwendeten Paars aus Matrizen sind miteinander verbunden, und lediglich einer der Pumpen-Multiplexer leitet das Pumpbit zum nächsten Paar aus Pumpen-Multiplexern. Ersatzweise kann ein Pumpen-Multiplexerblock von einem Paar aus Matrizen gemeinsam verwendet werden. Das hat die Wirkung, daß das Pumpbit die inaktive Matrix in einem Paar von Matrizen "überspringt", wodurch sich die Zeit vergrößert, die das Pumpbit für das Umlaufen in dem Ring benötigt. Da jede Matrix in dem Ring erhöht wird, bevor ihre Spannung auf einen inaktiven Pegel abfällt, kann eine Matrix offengehalten werden, bis ihre benachbarte Matrix ausgewählt und aktiviert wird.

Claims

1. Speichervorrichtung, die umfaßt:

eine Zeile aus mehreren Speicherzeilen (110a-110n), wobei die Speicherzellen (110a-110n) mit einer Wortleitung (120) verbunden sind und durch diese aktiviert werden;

einen Erhöhungsspannungsgenerator (350), der in Übereinstimmung mit einem Matrixaktivierungssignal (815) eine Wortleitungs-Erhöhungsspannungspumpe (phibs) und in Übereinstimmung mit einem Erhöhungsfreigabesignal (301) eine weitere Wortleitungs-Erhöhungsspannungspumpe (phibs) entwickelt; und

eine Zeilenaktivierungsschaltung (130) mit einem Treibertransistor, der so angeschlossen ist, daß er die Wortleitungserhöhungsspannungs-Pumpen (phibs) an die Wortleitung (120) überträgt,

dadurch gekennzeichnet, daß

der Erhöhungsspannungsgenerator (350) so beschaffen ist, daß er in Übereinstimmung mit dem Matrixaktivierungssignal (815) eine Wortleitungsübertragungs-Erhöhungsspannungspumpe (WLXFR) und in Übereinstimmung mit dem Erhöhungsfreigabesignal (301) eine weitere Wortleitungsübertragungs-Erhöhungsspannungspumpe (WLXFR) entwickelt; und durch

einen Sperrtransistor (136), der so angeschlossen ist, daß er an seinem Gate (307a) beide Wortleitungsübertragungs-Erhöhungsspannungspumpen (WLXFR) empfängt und das Potential an dem Gate (135) des Treibertransistors (132) steuert.

2. Speichervorrichtung nach Anspruch 1, gekennzeichnet durch eine Steuereinheit, die das Erhöhungsfreigabesignal (301) erzeugt.

3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Erhöhungsfreigabesignal (301) in Übereinstimmung mit einem Zeitgebersignal und einem Unterbrechungssignal in regelmäßigen Intervallen erzeugt wird.

4. Speichervorrichtung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch

mehrere Speichermatrizen (850a-850n), wovon jede mehrere Zeilen besitzt,

mehrere der Erhöhungsspannungsgeneratoren (350), wovon jeder an eine der mehreren Matrizen (850a-850n) und an einen von

mehreren Pumpen-Multiplexern (820a-820n) angeschlossen ist, wobei die mehreren Pumpen-Multiplexer (820a-820n) in einem Ring angeordnet sind, wobei ein erster Pumpen-Multiplexer (820a) einen Pumpbit-Eingang besitzt, um ein Pumpbit zu empfangen, und bei Empfang eines Pumpimpulses (814a) das Pumpbit zu einem nächsten Pumpen-Multiplexer (820b) in dem Ring weiterleitet.

5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der nächste Pumpen-Multiplexer (820b) so beschaffen ist, daß er, nachdem er das Pumpbit empfangen hat, bei Empfang des Pumpimpulses (814b) ein Pumpfreigabesignal (831b) erzeugt, wobei das Pumpfreigabesignal (831b) einen zugeordneten Erhöhungsspannungsgenerator (350), der an den Pumpen-Multiplexer (820b) angeschlossen ist, dazu veranlaßt, die Spannung einer zugeordneten Speichermatrix (850b), die an den Erhöhungsspannungsgenerator (350) angeschlossen ist, zu erhöhen, falls die Speichermatrix (850b) aktiv ist.

6. Speichervorrichtung nach einem der Ansprüche 1 bis 5, gekennzeichnet durch

eine Speichermatrix (850a-850n) mit mehreren Untermatrizen, die mehrere der Zeilen besitzen, wobei die Untermatrizen in komplementären Paaren in der Weise angeordnet sind, daß zu einem Zeitpunkt nur eine Hälfte irgendwelcher der komplementären Paare eine aktive Hälfte ist; und

einen Erhöhungsspannungspfad-Decodierer, der die Erhöhungsspannungspumpen (phibs, WLXFR) zu der aktiven Hälfte des einen der komplementären Paare leitet.

7. Speichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß sie eine dynamische Speicherschaltung mit wahlfreiem Zugriff ist.

8. Verfahren, bei dem an einer mit einer Zeile aus Speicherzellen (110a-110n) in einer Speichermatrix verbundenen Wortleitung (120) für eine Zeitperiode eine erhöhte Wortleitungsspannung über einer Versorgungsspannung (Vdd) gehalten wird, das die folgenden Schritte umfaßt:

Entwickeln einer Wortleitungs-Erhöhungsspannungspumpe (phibs) mit einem Erhöhungsspannungsgenerator (350) in Übereinstimmung mit einem Matrixaktivierungssignal (815);

Aktivieren der Zeile, wobei die Aktivierung das Erhöhen der Wortleitungsspannung mit der Wortleitungs-Erhöhungsspannungspumpe (phibs) über einen Treibertransistor (132) einer Zeilenaktivierungsschaltung (130) umfaßt;

Entwickeln einer weiteren Wortleitungs-Erhöhungsspannungspumpe (phibs) in Übereinstimmung mit einem Erhöhungsfreigabesignal (301); und

Pumpen der Wortleitung (120) mit der weiteren Wortleitungs-Erhöhungsspannungspumpe (phibs) über den Treibertransistor (132);

gekennzeichnet durch

Pumpen der Wortleitung (120) mit der weiteren Wortleitungs-Erhöhungsspannungspumpe (phibs), bevor die Spannung an der Wortleitung (120) unter eine Aktivierungsspannung abfällt;

Entwickeln einer Wortleitungsübertragungs-Erhöhungsspannungspumpe (WLXFR) in Übereinstimmung mit einem Matrixaktivierungssignal (815) und einer weiteren Wortleitungsübertragungs-Erhöhungsspannungspumpe (WLXFR) in Übereinstimmung mit dem Erhöhungsfreigabesignal (301) mittels des Erhöhungsspannungsgenerators (350); und

Steuern des Potentials am Gate (135) des Treibertransistors (132) durch einen Sperrtransistor (136), der an seinem Gate (337a) beide Wortleitungsübertragungs-Erhöhungsspannungspumpen (WLXFR) empfängt.

9. Verfahren nach Anspruch 8, gekennzeichnet durch

Entwickeln einer Wortleitungs-Erhöhungsspannungspumpe (phibs) mit einem weiteren Erhöhungsspannungsgenerator, der einer weiteren Zeile aus Speicherzellen der Speichermatrix, die mit einer weiteren Wortleitung verbunden ist, zugeordnet ist;

Aktivieren der weiteren Wortleitung, wobei die Aktivierung das Erhöhen der Wortleitungsspannung der weiteren Wortleitung mittels der Wortleitungs- Erhöhungsspannungspumpe (phibs), die mit dem weiteren Erhöhungsspannungsgenerator entwickelt wird, umfaßt;

Weiterleiten eines Pumpbits von einem Pumpen-Multiplexer, der an den Erhöhungsspannungsgenerator angeschlossen ist, an einen weiteren Pumpen- Multiplexer, der an den weiteren Erhöhungsspannungsgenerator angeschlossen ist;

Entwickeln einer weiteren Wortleitungs-Erhöhungsspannungspumpe (phibs) mit dem weiteren Erhöhungsspannungsgenerator in Übereinstimmung mit dem Pumpbit; und.

Pumpen der weiteren Wortleitung (120) mit der weiteren Wortleitungs- Erhöhungsspannungspumpe (phibs).

10. Verfahren nach Anspruch 8 oder 9, gekennzeichnet durch

Erden eines Ausgangs (321) des Erhöhungsspannungsgenerators (350) in Reaktion auf ein Pumprücksetzsignal (250); und im wesentlichen gleichzeitig hiermit

Erden der Wortleitung (120), um eine Gatespannung des Gates (135) des Treibertransistors (132) auf eine erste Spannung zu setzen, wobei eine Source des Treibertransistors (132) mit der Wortleitung (120) elektrisch verbunden ist;

bevor die Wortleitung (120) gepumpt wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß zwischen den Erdungsschritten und dem Pumpschritt:

die Spannung am Gate (337a) des Sperrtransistors (136) mit der Wortleitungsübertragungs-Erhöhungsspannungspumpe (WLXFR) über eine Vorspannung der Speichermatrix erhöht wird, wobei eine Source des Sperrtransistors (136) mit einem Schalter, der die Vorspannung für die Source des Sperrtransistors (136) bereitstellen kann, elektrisch verbunden ist, der Schalter offen ist und ein Drain des Sperrtransistors (136) mit dem Gate (135) des Treibertransistors (132) elektrisch verbunden ist;

Schalten des Schalters, um die Vorspannung bei der Source des Sperrtransistors (136) bereitzustellen, wobei die Vorspannung an das Gate (135) des Treibertransistors (132) übertragen wird; und

Festklemmen der Sperr-Gatespannung auf die Vorspannung der Speichermatrix.

12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die erste Spannung in etwa gleich der Vorspannung der Speichermatrix abzüglich einer Schwellenspannung (VT) des Treibertransistors (132) ist.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Vorspannung der Speichermatrix eine Drain-Vorspannung (Vdd) ist.

14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß nach dem Schritt des Schaltens des Schalters zu einem Zeitpunkt des Erhöhungsfreigabesignals (301) die Spannung am Gate (135) des Treibertransistors (132) in etwa gleich der Vorspannung ist.