JPS6079594A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ワード線プートストラップ機能をもつダイナミック型Ｒ
ＡＭ　（ランダム・アクセス・メモリ）に有効な技術に
関するものである。

Ｃｍ景技術〕 アドレス選択用ＭＯ３ＦＥＴと情報記憶キャパシタとで
構成された１ＭＯ３型メモリセルを用いたダイナミック
型ＲＡＭにおいては、上記アドレス選択用ＭＯ３ＦＥＴ
のゲートに結合されるワード線の選択レベルを電源電圧
以上にＷ圧するブートストラップ回路が設りられる。こ
の理由は、上記メモリセルにお＆Ｊるアドレス選択用Ｍ
Ｏ３ＦＥＴのゲート（ワード線）レベルを電源電圧以上
に高くして、記憶用キャパシタへの書込み或いは再書込
みハイレベルが上記ＭＯ３ＦＥ′ｒの闇値電圧により低
下してしまうのを防止するためである。

ところが、上記ブートストラップ回路により形成された
ブートストラップ電圧は、リーク電流により時間の経過
とともに低下してしまう。したがって、メモリセルを選
択してから比較的長い時間が経過した後に書込みを行お
うとするとき、あるいは１つのワード線を選択状態とし
ておいて次々にデータ線を切り換えながら書込みを行お
うとする場合、上記ワード線レベルの低下によって十分
な書込みが行えないという問題のあることが本願発明者
によって見い出された。

〔発明の目的〕

この発明の目的は、ワード線の電圧レベルの低下を補償
する機能を備えた半導体記憶装置を提供することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添イ］図面から明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、書込み動作のタイミング信号によって起動さ
れるブートストラップ回路を設ｋｌて書込み前にワード
ｌｉ！選択レベルを再び昇圧させるようにするものであ
る。

〔実施例〕

第１図には、この発明に係る半導体記憶装置の一実施例
の回路図が示されている。同図の各回路素子は、公知の
ＣＭＯ３（相補型Ｍ　ＯＳ　）集債回路の製造技術によ
って、１個の単結晶シリコンのような半導体基板上にお
いて形成される。以Ｆの説明において、特に説明しない
場合、ＭＯＳＦＥＴ（絶縁ゲート型電昇効果トランジス
タ）はｎチャンネル型のものである。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ５ＦＥＴＱ１５ないしＱ１
８と情報記憶用ＭＯ３容量とで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯ３
ＦＥＴＱＩ　４のように、相補データ線り。

０間に設けられたスイッチＭＯ３ＦＥＴＱＩ　４により
構成される。

センスアンプＳＡは、代表として示されたｐチャンネル
ＭＯ３ＦＥＴＱ７．Ｑ９と、ｎチャンネルＭＯ３ＦＥＴ
Ｑ６．Ｑ８とからなるＣＭＯＳランチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、　Ｄに
結合されている。また、上記ランチ回路には、特に制限
されないが、並列形ＤＯ）　ｐ　チー？　７ネルＭＯ３
ＦＥＴＱ１２．Ｑｌ　３を通して電源電圧Ｖｃｃが供給
され、並列形態のｎチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，
Ｑｌ　１を通して回路の接助電圧Ｖｓｓが供給される。

これらのパワースイッチＭＯ３ＦＥＴＱｉＯ，Ｑｌ　１
及びＭＯ３ＦＥＴＱＩ　２．Ｑｌ　３は、特に制限され
ないが、伯の同様な行に設けられたセンスアンプＳΔに
対して共通に用いられる。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、セ
ンスアンプＳＡを活性化させる相補タイミングパルスφ
ｐａｌ　、φｐａｌが印加され、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
Ｑｌｌ、Ｑ１３のゲートには、上記タイミングパルスφ
ｐａｌ　、φｐａｌより遅れた、相補タイミングパルス
φｐａ２　、φｐａ２が印加される。この理由は、メモ
リセルからの微小読み出し電圧でセンスアンプＳＡを動
作させたとき、データ線のレベル落ち込みを比較的小さ
なコンダクタンス特性のＭＯ３ＦＥＴＱＩ　Ｏ，０，１
２により電流制限を行うことにより防止する。そして、
上記センスアンプＳΔでの増幅動作によって相補データ
線電位の差を大きくした後、比較的大きなコンダクタン
ス特性のＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３をオン状態に
して、その増幅動作を速くする。このように２段階に分
けて、センスアンプＳＡの増幅！！ｊ作を行わセること
によって、相補データ線のハイレベル側の落ち込みを防
止しつつ、高速読み出し、を行うことができる。

ロウデコーダＲ−ＤＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２によってｔｉｔ成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード１８１４本分）が代表として示されており、例
えば、アドレス信号１２〜ｉ６を受けるｎチャンネルＭ
Ｏ３ＦＥＴＱ３２〜Ｑ３６及びｐチャンネルＭＯ３ＦＥ
ＴＱ３７〜Ｑ４１で構成されたＣＭＯ３回路によるＮへ
ＮＤ（ナンＦ）回路で上記４本分のワード線選択信号が
形成される。このＮ　Ａ　Ｎ　Ｄ回路の出力は、ＣＭＯ
ＳインバータＩＶＩで反転され、カットＭＯ３ＦＥＴＱ
２８〜Ｑ３１を通して、スイッチ回路としての伝送ゲー
トＭＯ３ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。

また、第１のロウデコーダＲ−ＤＣＲＩは、２ビットの
相補アドレス信号ａＯ，ａＯ及びａｌ。

ａｌ（図示せず）で形成されたデコード信号によって選
択される上記同様な伝送ゲートＭＯ３ＦＥＴとカットＭ
ＯＳ　Ｆ　ＥＴとからなるスイッチ回路ＳＷを通してワ
ード線選択タイミング信号φＸから４通りのワード線選
択タイミング信号φｘ００ないしψｘｌｌを形成する。

これらのワード線選択タイミング信号φｘ００〜φｘｌ
ｌは、上記伝送ゲート上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７
を介して各ワード線に伝えられるや ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
Ｄ　ＣＲ’２のピッチ（間隔）とワード線のピッチとを
合わせることができるので、無駄な空間が生じない。

なお、各ワード線と接地電位との間には、Ｍ　０３ＦＦ
、ＴＱ２０〜Ｑ２３が設けられ、’ｃＯ）’ｙ’−）に
上記ＮＡＮＤ回路の出力が印加されることによって、非
選択時のワード線を接地電位に固定さ−Ｕるものである
。また、上記ワード線には、リセット用のＭＯ３ＦＥＴ
ＣＩないしＱ４が設りられており、リセットパルスφ凹
を受けてこれらのＭＯＳ　Ｆ　Ｆ、　Ｔ　Ｑ　１〜Ｑ４
がオン状態となることによ、。

て、選択されたり一ド梓が接地レベルにリセットされる
。

カラムスイッチＣ−Ｓ　Ｗは、代表として示されている
Ｍ’０３ＦＥＴＱ４２．Ｑ４３のように、相補データ線
り、Ｉ）と共通相補データ線ＣＤ、ＣＤを選択的に結合
させる。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲート
には、カラムデコーダＣ−ＤＣＲからの選択信−号が供
給される。

上記共迫相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯ３Ｆ
ＥＴＱ４．４が設けられている。この共通相補データＩ
ｎｌＣＤ、ＣＤには、上記センスアンプＳＡと同様な回
路構成のメインアンプＭＡの−・対の入出力ノードが結
合されている。

自動リフレ・７シユ回路ＲＥＦは、特に制限されないが
、リフレッシュアドレス信号を形成するアドレスカウン
タと、タイマー回路と４含λ、でいる。

このタイマー回路は、外部端子からのりフレッシュ制御
信号ＲＥ　Ｓ　Ｈをロウレベルにすることにより起動さ
れる。すなわち、チップ選択信号Ｃ３がハイレベルのと
きにリフし・ソシフ、　Ｘｔ＋１１　御信号ＲＥＳ１１
を１コウレベルにすると、マルチプレクサＭＰＸの切り
替え（Ｒ：Ｉ；Ｔφｒｅｆを出力して、マルチプレクサ
ＭＰＸを上記アドレスカウンタ側に切り替えて、このア
ドレスカウンタで形成された相補アドレス信号ｌＯ〜土
８（ここで、外部から供給される゛アドレス信号に対し
て同相のアドレス信号ａＯと逆相のアドレス信号１０と
を合わせて相補アドレス信号ユ０のように表す。このこ
とは、イーの相補アドレス信号についても同様である。

）をアＦ’　Ｌ−スデコーダＲ−−Ｄ　ＣＨに伝えて一
本のワード綿選択動作によるリフレッシュ動作（オート
リフレッシュ）を行う。このリフレッシュ制御信号ＲＦ
、　Ｓ　ＩＩの入力毎にアドレスカウンタの歩進動作が
行われるので、ワード線数だけ上記動作を繰り返すごと
により、全メモリセルをリフレッシュさせることができ
る。また、−上記リフレッシ１制御ｆδ号Ｉｔ　ＥＳＨ
をロウレベルにしつづけると、タイマー回路が作動して
、一定時間毎にパルスを発生ずるの一ζ、アドレスカウ
ンタが歩３１ｔさせられて、この間ｉ！ｉ３＃ｊ５的な
りフレッシュ動作をおこなう。

上記のようにアドレス選択用ＭＯ５ＦＥＴＱ１５等と情
報記↑ＱＪｌ’ＪＭＯ３容量とからなるダーイナミソク
型メモリセルへの書込み動作において、情？Ｉ３記憶用
ＭＯ３容量にフルライトを行うため、言い換えるならば
、アドレス選択用ＭＯ３ＦＥＴＱ１５等のしきい値電圧
により情報記憶用ＭＯ５Ｏ５容量書込みハイレベルのレ
ベル損失が生じないようにするため、ワード線選択タイ
ミング信号φＸによって起動されるワード線ブートスト
ラップ回路φｘ−Ｂが設けられる。このワード線ブート
ストラップ回路φｘ−Ｂは、上記ワード線選択タイミン
グ信号φＸとその遅延信号を用いて、ワード線選択タイ
ミング信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高
レベルとする。

上記ワード線ブートストラップ回路φｘ−Ｂにより形成
した昇圧レベルがリーク電流によって時間の経過ととも
に低下することによって、実際に書込みを行うとき上記
レベル低下が生じてしまうのを防止するため、レベル補
償回路ＬＶが設けられる。このレベル補償回路ＬＶは、
後述するように、書込み動作の時に発生するタイミング
信号によって起動されるブートストラップ回路により槽
底される。

次に、この実施例回路の動作を簡単に説明する。

チップ選択信号Ｃ３がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受けて、相補アドレス信号を形成する。

このアドレスバッファ回ＷＰｒカら供給されたアドレス
信号ａｉの変化をエツジトリガ回路ＥＣが検出して、そ
のエツジ検出パルスφをタイミング発生回路ＴＧに伝え
る。このタイミング発生回路ＴＧは、上記エツジ検出パ
ルスφにより、タイミングパルスφｐａｌ、φｐａ２を
ロウレベル（タイミングパルスφｐａｌ＋φｐａ２をハ
イレベル）にしてセンスアンプＳＡのパワースイッチＭ
Ｏ３ＦＥＴをオフ状態にし、相補データ線り、Ｄを以前
の動作に従ったＶ　ｃｃ、Ｖ　ｓｓレベルをフローティ
ング状態で保持させる。

次に、プリチャージパルスφｐｃｗをハイレベルにして
、プリチャージＭ　ＯＳ　Ｆ　Ｅ　Ｔをオン状態にする
ことにより、相補データ線り、　Ｄを短絡してＶｃｃ／
２にプリチャージする。

このプリチャージに要する時間を待って」二記プリチャ
ージパルスφｐｃｎはロウレベルにされる。

そして、ワード線選択タイミング信号φＸがハイレベル
にされる。これにより、マルチプレクサＭＰＸを通して
供給される相補アドレス信号１０〜１８によって決まる
１つのワード線が選択される。

このため、選択されたワード線に結合された複数のメモ
リセルが選択され、この各メモリセルの情報記憶用ＭＯ
３容量がアドレス選択用ＭＯ３ＦＥＴを介してデータ線
Ｄ（又はＤ）に結合される。

すなわち、各相補データ線り、　Ｄの１つのメモリセル
の入出力ノードが一方のデータ線１）−（又はＤ）に結
合される。したがって、メモリセルの蓄積電荷とそのデ
ータ線りのプリチャージ電荷との電荷分散により、その
データ線Ｄ（又はＤ）に読み出しレベルが現れる。なお
、他方のデータＩＩ）（又はＤ）は、メモリセルが結合
されないので、上記プリチャージレベルのままである。

次に、上記読み出しに要する時間を待って、タイミング
パルスφｐａＬφｐａ２をハイレベルにし、タイミング
パルスφｐａｌ＋φｐａ２をロウレベルにしてセンスア
ンプＳＡを動作させる。これにより、上記相補データ線
り、Ｄは、ロウレベル、ノ＼イレベルに増幅される。こ
の増幅信号が上記メモリセルに伝えられるので上記失わ
れかかった記憶情報の再書込みがなされる。この時、ワ
ード線はに記プートストラップ回路φｘ−Ｂの動作によ
ゲて弁圧されているので、上記増幅されたノ＼イレベル
がそのままレベル損失なく情報記憶用ＭＯ３容量に書込
まれる。

なお、リフレッシュ動作は、上記アドレス信号が自動リ
フレッシュ回路ＲＥＦにより形成されるものであること
を除き、上記の動作と同様であるので、その説明を省略
する。

また、これ以降の書込み又は読み出し動作は、上記ワー
ド線選択タイミング信号φＸより遅れて形成されるカラ
ムスーｆソチ選択タイミング信号φｙによりカラムスイ
ッチＣ−５Ｗが選択され、タイミングパルスφｍａｌ＋
φｍａｌ及びφｍ　ｎ　２　＋φｍ８２゜φｒ−により
、読み出しの時には、メインアンプＭへ、データ出カバ
ソファＤＯＢが動作し、書込みの時には、データ入カバ
ソファＤＩＢが動作することにより行われる。

この実施例のＲＡＭでは、アドレス信号の変化タイミン
グを検出して、書込み、読み出し及びリフレッシュ動作
に必要な内部タイミング信号を全て形成する。したがっ
て、外部からのタイミング制御が簡素化できるため、内
部同期式のスタティック型ＲＡＭと同様に扱い易いもの
となる。そして、メモリセルはダイナミック型のｌＭＯ
Ｓメモリセルを用いているので大メモリ容量化を実現す
ることができるものとなる。

第２図には、上記レベル補償回路ＬＶの一実施例の回路
図が示されている。

この実施例では、レベル補償回路ＬＶとして、上記ワー
ド線選択タイミング信号φＸを形成するワード線選択タ
イミング発生回路φｘ−Ｇの出力端子に、次のような回
路素子によって構成されたブートストラップ回路が設け
られる。すなわち、上記ワード線選択タイミング発生回
路φｘ−Ｇの出力端子とブートストラップ容量ＣＢの一
方の電極との間にＭＯ５ＦＥＴＱ４．５が設けられる。

このＭＯ３ＦＥＴＱ４５のゲートは、上記ブー１．スト
ラップ容量ＣＢの一方の電極に接続される。また、上記
ブートストラップ容量ＣＢの一方の電極と電源電圧Ｖｃ
ｃとの間には、プリチャージＭＯ３ＦＥＴＱ４６が設け
られる。このプリチャージＭＯ３ＦＥＴＱ４６のゲート
は、上記ソーｌ−線選択タイミング信号φＸが供給され
る。そして、上記ブートストラップ容量ＣＢの他方の電
極には、次のタイミング発生回路ＴＧにより形成された
タイミング信号φ■が供給される。

上記タイミング発生回路ＴＧは、特に制限さ拉ないが、
ライトイネーブル信号ＷＥとチップ選択信号Ｃ５とが共
にロウレベルの時、又は書込みデータ信号Ｄｉｎを受け
るエツジトリガ回路ＥＧ’　により形成されたタイミン
グ信号φが供給された時、ハイレベルとなる上記タイミ
ング信号φ唱りを形成する。なお、上記エツジトリガ回
路ＹミＧ″は、宵込みデータ信号Ｄｉｎの変化タイミン
グを検出したときハイレベルのタイミング信号φを形成
するものである。

次に、この実施例のレベル補償回路ＬＶの動作を第３図
のタイミング図に従って説明する。

チップ選択信号Ｃ８がロウレベルになって、外部からア
ドレス信号が供給されると、上記一連の動作を開始する
。このとき、ワード線選択タイミング信号φＸは、その
遅延信号により起動されるワード線ブートストラップ回
路φｘ−Ｂにより一旦昇圧動作が行われる。このワード
線選択タイミンク信号φＸのハイレベルにより、プリチ
ャージＭＯ３ＦＥＴＱ４６がオン状態になり、ブートス
トラップ容量ＣＢを電源電圧Ｖｃｃまでプリチャージを
行う。このとき、ワード線選択タイミング信号φＸがブ
ートストラップ容量ＣＢのプリチャージレベルより高い
のでＭＯ３ＦＥＴＱ４５はオフ状態になっている。これ
によって、上記ブートストラップ容量ＣＢは、ワード線
プートストラップ回路φｘ−１３の出力容量とは切り離
されているので、そのブートストラップ動作には何等影
響を及ぼすことはない。

この後、ライトイネーブル信号Ｗ、Ｅが大幅に遅れて到
来するようなレイトライト（Ｌａｔｅ　Ｗｒｉｔｅ）で
は、上記ライトイネーブル信号ＷＥが到来するまでにリ
ーク電流によってワード線選択タイミング信号φＸのレ
ベル（ワード線選択レベル）が徐々に低下してしまう。

しかし、この実施例では、ライトイネーブル信号ＷＥが
ロウレベルに変化したとき、タイミング発生回路ＴＧが
タイミング信号φｗｙカハイレベルになる。したがって
、ブートストラップ容量ＣＢにより約２■ＣＣのブート
ストラップ電圧が形成される。このブートストラップ電
圧によりＭＯ５ＦＥＴＱ４５がオン状態となってワード
線選択タイミング信号φＸを再び電源重圧Ｖｃｅ以」二
の高レベルにすることができる。このようにしてワード
線選択レベルを高レベルにした後、メモリセルへのフル
ライトを行・うちのである。

また、実際にメモリセルに書込むデータＤｉｎが遅れて
供給された場合でも、その変化タイミングを検出した信
号φによって、上記同様にブートストラップ回路を起動
する。これによって、実際に書込むべきデータＤｉｎが
入力されたタイミングに同期して、ワード線選択レベル
を高レベルに補償することができる（図示せず）。

〔効　果〕

（１）書込み動作のタイミング信号を用いて、ワードＩ
ｉＩ選択レベルを昇圧させるブートストラップ回路を起
動させることによって、常にメモリセルへのフルライト
を行うことができるという効果が（りられる。

（２）上記（１）により、レイトライト動作又は１つの
ワード線を選択状態にしておいて、カラムを順次切り換
えて、次々にデータを高速に書込むような動作モードを
実施する場合でも、メモリセルへのフルライトを実現す
ることができるという効果が冑られる。

（３）上記（１１，（２１により動作モードの如何にか
かわらず、メモリセルへのフルライトを行うことができ
、情報記憶用キャパシタに菫積される電荷量が大きくで
きるから、動作マージンを太き（できるという効果が得
られる。

（４）上記ｔｘｔないしく３）により、非同期型のスタ
ティック型ＲＡＭのように、極めて扱い易いダイナミッ
ク型ＲＡＭを得ることができるという効果が１ｑられる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはい・）までもない。例えば、その周辺回
路がダイナミック型回路により構成され、アドレスノ、
１ＩＪ−ブ信号ｈＳ、ＣＡＳにより多重化されて外部ア
Ｉ−“レス信号が供給されるようなダイナミック型ＲΔ
ｔ４に対しても同様に連用することができ２．。この場
合、カラム選択回路のみをスタテイ・５．り型間ｒ？ζ
ｔに、１ミリ構成して、上記ワード線を選択状態に１．
てカラム切り換えにより次々に書込み、読み出Ｌ２を行
うようなカラムスタティック型回路で１！、この発明を
適用することの意義が大きい。

また、ワード線選択レベルを？ｉｌｉ償するためのブー
トストラップ回路の具体的回Ｖ８構成及びそれを起動さ
せるタイミング信号は、適用されるメモリ装置の動作に
応じて種々の実施形態を採ることができるものである。

〔利用分野〕

この発明は、情報記憶用キャパシタと、アドレス信号選
択用のＭＯＳＦＥＴとからなるダイナミック型イモリセ
ルを用いる半導体記憶装置に広く利用できるものである
。

【図面の簡単な説明】

第１図は、この発明に係る半導体記憶装置の一実施例を
示す回路図、 第２図は、第１図におけるレベル禎ｆバ回路の一実施例
を示す回路図、 第３図は、その動作を説明するためのタイミング図であ
る。

Claims (1)

1. 【特許請求の範囲】 １、情報記憶キャパシタとアドレス選択用ＭＯ３ＦＥＴ
   とで構成されたダイナミック型メモリセルがマトリック
   ス状に配置されたメモリアレイと、ワード線選択タイミ
   ング信号により起動され、上記メモリアレイの選択され
   たワード線にブートストラップ電圧を供給する第１のブ
   ートストランプ回路と、書込み動作を行うタイミング信
   号により起動され、上記選択されたワード線にブートス
   トラップ電圧を供給する第２のブートストランプ回路と
   を含むことを特徴とする半導体記憶装置。 ２、第２のブートストラップ回路を起動させる書込み動
   作を行うタイミング信号は、ライトイネーブル信号及び
   書込みデータ信号を含むものであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、外部から供給されるアドレ
   ス信号の変化タイミングを検出して、内部動作の一連の
   タイミング信号を形成する内部同期型の記憶装置である
   ことを特徴とする特許請求の範囲第１又は第２項記載の
   半導体記憶装置。