JPS6117295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕　　、 この発明は、半導体記憶装置に関するもので、例えば、
微細化されたＭＯＳＦＥＴ　（絶縁ゲート型電界効果ト
ランジスタ）により大記憶容量化が図られた半導体記憶
装置に利用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるワード線のクリア回路と
して、実公昭５８−２７４４０号公報に記載された回路
が公知である。このワード線りリア回路は、スイーンチ
ＭＯＳＦＥＴを設けてワード線を非選択レベルにリセッ
トするものである。

ところで、半導体製造技術の進展により、素子の微細化
が益々図られている。このような素子の微細化に伴い、
例えば、約１Ｍビットもの大記憶容量を持つようなダイ
ナミック型ＲＡＭ　（ランダム・アクセス・メモリ）の
開発が進められている。

上記のように微細化されたＭＯＳ　Ｆ　ＥＴは、ゲート
絶縁膜がより薄くなること等によって、そのソース、ド
レイン間耐圧が低下してしまう。これによって、特に、
ワード線にブートストラップ電圧を加えるような構成の
ダイナミック型ＲＡＭにあっては、上記クリアＭＯＳＦ
ＥＴが破壊されてしまうとう問題が生じる。すなわち、
電源電圧が５Ｖのもとでも、上記ブートストラップ電圧
によってワード線は７Ｖ程度に昇圧されるものであり、
電源電圧の許容範囲を考慮すると、ワード線のブートス
トラップ動作による選択レベルはさらに高（なる虞れが
あるからである。

〔発明の目的〕

この発明の目的は、信頼性の向上を図った半導体記憶装
置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

（発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ワード線と回路の接地電位との間にリセット
信号を共通に受ける第１．第２のＭＯＳＦＥＴを直列形
態に設け、上記第１と第２のＭＯＳＦＥＴの接続点と回
路の電源電圧端子との間上記リセット信号を受ける第２
導電型のＭＯＳＦＥＴを設けて、上記第１と第２のＭＯ
ＳＦＥＴにがかる電圧を分担させるものである。

〔実施例〕

第１図には、この発明を内部同期式のダイナミック型Ｒ
ＡＭに適用した場合の一実施例の回路図が示されている
。同図の各回路素子は、公知の０ＭＯ３（相補型ＭＯ３
）集積回路の製造技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。以下の説明
において、特に説明しない場合、ＭＯＳＦＥＴ　（絶縁
ゲート型電界効果トランジスタ）はＮチャンネルＭＯＳ
ＦＥＴである。なお、同図において、ソース・ドレイン
間に直線が付加されたＭＯＳＦＥＴはＰチャンネル型で
ある。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯ５ＦＥＴの基体ゲートを構成する。Ｐチャ
ンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖｃｃに結合される。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用
キャパシタＣｓとで構成された複数のメモリセルのそれ
ぞれの入出力ノードが同図に示すように所定の規則性を
もって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されたＭＯＳ
ＦＥＴＱ１　Ｂのように、相補データ線り。

０間に設けられたスイッチＭＯＳＦＥＴにより構成され
る。

センスアンプＳＡは、代表として示されたＰチャンネル
ＭＯＳＦＥＴＱ１５．Ｑｌ７と、ＮチャンネルＭＯＳＦ
ＥＴＱＩ　４．Ｑｌ　６とからなるＣＭＯＳラッチ回路
で構成され、その一対の入出力ノードが上記相補データ
線り、Ｄに結合されている。また、上記ラッチ回路には
、特に制限されないが、並列形態のＰチャンネルＭＯＳ
ＦＥＴＱＩ２、Ｑｌ３を通して電源電圧Ｖｃｃが供給さ
れ、並列形態のＮチャンネルＭＯＳＦＥＴＱＩＯ，Ｑｌ
ｌを通して回路の接地電圧Ｖｓｓが供給される。これら
のパワースイッチＭＯＳＦＥＴＱＩＯ，Ｑｌｌ及びＭＯ
ＳＦＥＴＱ１２．Ｑｌ３は、特に制限されないが、他の
同様な行に設けられたセンスアンブＳＡに対して共通に
用いられる。

上記ＭＯＳＦＥＴＱＩＯ，Ｑ１２（７）ゲートに動作サ
イクルではセンスアンプＳＡを活性化させる相補タイミ
ングパルスφｐａｌ　＊　　φｐａｌが印加され、ＭＯ
ＳＦＥＴＱＩ工、Ｑｌ３のゲートには、上記タイミング
パルスφ−ｐａｌ　、　　＄ｐａｌより遅れた、相補タ
イミングパルスφｐａ２　＊　　＄９８２が印加される
。この理由は、メモリセルからの微小読み出し電圧でセ
ンスアンプＳＡを動作させたとき、データ線のレベル落
ち込みを比較的小さなコンダクタンス特性のＭＯＳＦＥ
ＴＱＩＯ，Ｑｌ、２により電流制限を行うことにより防
止する。そして、上記センスアンプＳＡでの増幅動作に
よりて相補データ線電位の差を大きくした後、比較的大
きなコンダクタンス特性のＭＯ５ＦＥＴＱＩ　１．Ｑｌ
　３ｔ−オン状態にして、その増幅動作を速くする。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線のハイレベル側
の落ち込みを防止しつつ、高速読み出しを行うことがで
きる。〜 ロウデコーダＲ−ＯＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ’２によッテ構成される。同
図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分く
ワード線４本分）が代表として示されており、例えば、
アドレス信号１２〜丁Ｇを受けるＮチ＋ｙネルＭＯ５Ｆ
ＥＴＱ３２〜Ｑ３６及びＰチャンネ／ｌ／ＭＯＳＦＥＴ
Ｑ３７〜Ｑ４１で構成された０Ｍ０３回路にょるＮＡＮ
Ｄ　（ナンド）回路で上記４尿分のワード線選択信号が
形成される。このＮＡＮＤ回路の出力は、ＣＭＯＳイン
バータＩＶＩで反転され、カントＭＯＳＦＥＴＱ２８〜
Ｑ３１を通して、スイッチ回路としての伝送ゲー）ＭＯ
ＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる、 また、第１のロウデコーダＲ−ＤＣＲＩは、２ピントの
相補アドレス信号ａＯ，ａＱ及びａｌ。

ａｌ（図示せず）で形成されたデコード信号によって選
択される上記同様な伝送ゲー）ＭＯＳＦＥＴとカットＭ
ＯＳＦＥＴとからなるスイッチ回路を通してワード線選
択タイミング信号φＸから４通りのワード線選択タイミ
ング信号φχ００ないしφｘｌｌを形成する。これらの
ワード線選択タイミング信号φｘ００〜φｘｌｌは、上
記伝送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して
各ワード線に伝えられる。ロウデコーダＲ−ＤＣＲ１と
Ｒ−ＤＣＲ２のようにロウデコーダを２分割することに
よって、ロウデコーダＲ−ＤＣＲ２のピッチ（間隔）と
ワード線のピッチとを合わせることができるので、無駄
な空間が生じない。

なお、各ワード線と接地電位との間には、ＭＯＳＦＥＴ
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。また、上記各
ワード線の遠端側、言い換えるならば、上記ロウデコー
ダＲ−ＤＣＲ２の出力端子が接続されたワード線の端と
反対側とされた端には、選択されたワード線を高速に非
選択レベルにクリアするため、次のようなワード線のク
リア回路が設けられる。すなわち、この実施例のクリア
回路は、高耐圧化を図るため各ワード線と回路の接地電
位点との間には、代表として示されているように直列形
態にされたＮチャンネルＭＯＳＦＥＴＱＩ、Ｑｌ’　な
いしＱ４．Ｑ４′が設けられる。上記各直列形態のＭＯ
Ｓ　Ｆ　ＥＴＱｌ、Ｑ１′ないしＱ４．Ｑ４’　の接続
点と電源電圧Ｖｃｃとの間には、ＰチャンネルＭＯＳＦ
ＥＴＱ５ないしＱ８が設けられる。そして、これらの各
ＭＯＳＦＥＴＱ１．Ｑｌ’　、Ｑ５〜Ｑ４．　Ｑ４’　
。

Ｑ８のゲートには、リセットパルスφｐＨが共通に供給
される。これにより、ワード線が選択状態の時、ロウレ
ベルにされるリセットパルスφｐｗによりＰチャンネル
ＭＯＳＦＥＴＱ５等をオン状態にして、上記直列ＭＯＳ
ＦＥＴＱＩ、Ｑｌ”の接続点の電位を電源電圧Ｖｃｃに
固定して、ＭＯＳＦＥＴＱＩのソース、ドレイン間には
電源電圧Ｖｃｃがかかり、ＭＯＳＦＥＴＱＩ’　にはブ
ートストラップ動作により昇圧された電圧がかかるよう
にするものである。そして、メモリセルのアトレンジン
グに先立ってリセットパルスφｐＨのハイレベルにより
上記ＮチャンネルＭＯＳＦＥＴＱ１．Ｑｌ’をオン状態
にして前の動作サイクルで選択状態にされたワード線ワ
ード線を接地レベルにリセットさせるものである。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
ＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯＳＦＥＴＱ４２、Ｑ４３のゲートには、
カラムデコーダＣ−０ＣＲからの選択信号が供給される
。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯＳＦ
ＥＴＱ４４が設けられている。この共通相補データ線Ｃ
Ｄ、ＣＤには、上記センスアンプＳＡと同様な回路構成
のメインアンプＭＡの一対の入出力ノードが結合されて
いる。

そして、読み出し動作ならば、データ出カバソファＤＯ
Ｂがそのタイミング信号φｒｗによって動作状態になり
、上記メインアンプＭＡの出力信号を増幅して外部端子
Ｉ１０から送出する。なお、書込み動作なら、上記タイ
ミング信号φｒｗによってその出力がハイインピーダン
ス状態される。

また、書込み動作ならば、データ入力バッファＤＩＢが
そのタイミング信号φｒｗによって動作状態になり、外
部端子Ｉ１０から供給された書込み信号に従った相補書
込み信号を上記共通相補データ線ＣＤ、ＣＤに伝えるこ
とにより、選択されたメモリセルへの書込みを行う。な
お、読み出し動作なら、上記タイミング信号φｒｗによ
ってその出力がハイインピーダンス状態にされる。

自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、゛タイ了−回路とを含んでいる。

このタイマー回路は、外部端子からのりフレンシ工制御
信号ＲＥＳＨをロウレベルにすることにより起動される
。すなわち、チップ選択信号Ｃ５がハイレベルのときに
リフレッシュ制御信号ＲＥＳＨをロウレベルにすると、
マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力し
て、マルチプレクサＭＰＸを上記アドレスカウンタ側に
切り替えて、このアドレスカウンタで形成された相補ア
ドレス信号ｉ０〜ａ８（ここで、外部から供給されるア
ドレス信号に対して同相のアドレス信号ａＯと逆相のア
ドレス信号丁０とを合わせて相補アドレス信号１０のよ
うに表す、このことは、他の相補アドレス信号について
も同様である。）をアドレスデコーダＲ−ＤＣＢに伝え
て一本のワード線選択動作によるリフレッシュ動作（オ
ートリフレッシュ）を行う。このリフレッシュ制御信号
ＲＥＳＨの入力毎にアドレスカウンタの歩道動作が行わ
れるので、ワード線数だけ上記動作を繰り返すことによ
り、全メモリセルをリフレッシュさせることができる。

また、上記リフレッシュ制御信号ＲＥＳＨをロウレベル
にしつづけると、タイマー回路が作動して、一定時間毎
にパルスを発生するので、アドレスカウンタが歩進させ
られて、この間連続的なリフレッシュ動作をおこなう。

上記のようにアドレス選択用ＭＯＳＦＥＴＱｍと情報記
憶用キャパシタＣＢとからなるダイナミック型メモリセ
ルへの書込み動作におり＼で、情報記憶用キャパシタＣ
ｓにフルライトを行うため、言い換えるならば、アドレ
ス選択用ＭＯＳＦＥＴＱｍ等のしきい値電圧により情報
記憶用キャパシタＣｓへの書込みハイレベルのレベル損
失が生じないようにするため、ワード線選択タイミング
信号φＸによって起動されるワード線ブートストラップ
回路φｘ−Ｂが設けられる。このワード線ブートストラ
ップ回路φｘ−Ｂは、上記ワード線選択タイミング信号
φＸとその遅延信号を用いて、ワード線選択タイミング
信号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベル
とする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＡＴＤで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又は１０〜ａ８）とアド
レス信号ａ９〜ａ１４（又は１９〜１１４）を受けて、
その立ち上がり又は立ち下がりの変化検出するアドレス
信号変化検出回路である。上記アドレス信号変化検出回
路ＡＴＤは、特に制限されないが、アドレス信号ａＯ〜
ａ１４と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路とによって構成される。すなわち、アドレ
ス信号とそのアドレス信号の遅延信号とを受ける排他的
回路が各アドレス信号に対して設けられている。この場
合、合計１５個の排他的論理和回路が設けられており、
これらの１５個の排他的論理和回路の出力信号が論理和
回路に入力されている。こ°のアドレス信号変化検出回
路ＡＴＤは、アドレス信号ａＯ〜ａ１４のうちいずれか
が変化すると、その変化タイミングに同期したアドレス
信号変化検出パルスφを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφの他、外部端子から
供給されるライトイネーブル信号ＷＥ、チップ選択信号
Ｃ８を受けて、上記一連のタイミングパルスを形成する
。

なお、この実施例のダイナミック型ＲＡＭにおいては、
発振回路と事情回路とによって、電源電圧Ｖｃｃとは逆
極性の基板バックバイアス電圧ＶＢＢ（例えば、電源電
圧Ｖｃｃが正の電圧なら負の基板バックバイアス電圧−
ＶＢＢとされる）を形成する基板バックバイアス電圧発
生回路（図示せず）を内蔵しており、上記Ｎチャンネル
ＭＯＳＦＥＴの基体ゲートであるＰ型半導体基板に上記
バックバイアス電圧−ＶＢＢを供給するものである。

次に、第２図に示したタイミング図を参照して、読み出
し動作を例にして、第１図のダイナミック型ＲＡＭの動
作を説明する。

チップ選択信号Ｃ８がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受は取る。外部端子から供給されるいず
れかのアドレス信号Ａｔが変化すると、アドレス信号変
化検出回路ＡＴＤによりアドレス信号変化検出検出パル
スφが形成される。タイミング発生回路ＴＧは、このア
ドレス信号変化検出パルスφに同期して、メモリアレイ
Ｍ−ＡＲＹの選択回路を一旦リセットする。

すなわち、このタイミング発生回路ＴＧは、上記エツジ
検出パルスφにより、タイミングパルスφｐａｌ＋φｐ
ａ２をロウレベル（タイミングパルスφｐａＬ″１ｐａ
２をハイレベル）にしてセンスアンプＳＡのパワースイ
ッチＭＯＳＦＥＴＱＩ　Ｏ〜Ｑ１３をオフ状態にし、相
補データ線り、Ｄを以前の動作に従ったハイレベル（Ｖ
ｃｃレベル）、ロウレベル（Ｖｓｓレベル）をフローテ
ィング状態で保持させる。また、ワード線選択タイミン
グ信号φＸをロウレベルにすること、及びリセットパル
スφｐ＋＜を一旦ハイレベルにすることによって、選択
されていたワード線Ｗをハイレベルをその両端からロウ
レベルに引き抜くことによって、高速にワード線のリセ
ットを行わせる。このようにすることによって、次のプ
リチャージタイミングを早くするものである。

次に、プリチャージパルスφｐｃ＋１をハイレベルにし
て、プリチャージＭＯＳＦＥＴＱ５をオン状態にするこ
とにより、相補データ線り、Ｄを短絡してＶｃｃ／２レ
ベルにプリチャージする。上記相補データ線り、Ｄが共
にＶｃｃ／２のプリチャージレベルになる時間を待って
上記プリチャージパルスφｐｃｗはロウレベルにされる
。そして、次にワード線選択タイミング信号φＸをハイ
レベルに立ち上げる。このワード線選択タイミング信号
φＸの立ち上がりに同期してマルチプレクサＭＰＸを通
して供給される相補アドレス信号１０〜土８によって決
まる１つのワード線Ｗがハイレベルに立ち上がり選択状
態にされる。これにより、選択されたワード線に結合さ
れた複数のメモリセルが選択され、この各メモリセルの
情報記憶用キャパシタＣｓがアドレス選択用ＭＯＳＦＥ
ＴＱｍを介してデータ線Ｄ（又はＤ）に結合される。す
なわち、各相補データ線り、Ｄの１つのメモリセルの入
出力ノードが一方のデータ線Ｄ（又はＤ）に結合される
。したがって、メモリセルの蓄積電荷とそのデータ線り
のプリチャージ電荷との電荷分散により、そのデータ線
Ｄ（又はＤ）に読み出しレベルが現れる。なお、他方の
データ線Ｄ（又はＤ）は、メモリセルが結合されないの
で、上記プリチャージレベルのままである。

次に、比較的早いタイミングでタイミングパルスφｐａ
ｌをハイレベルにし、タイミングパルス１ｐａｌ　　（
図示せず）をロウレベルにしてセンスアンプＳＡを動作
させる。これにより、上記相補データ線り、Ｄは、上記
情報記憶用キャパシタＣｓの記憶電荷に従ったロウレベ
ル９ハイレベルに増＋１１される。そして、上記増幅動
作により相補データ線り、Ｄのレベル差が比較的大きく
なった後、タイミングパルスφｐａ２　　（φｐａ２　
）がハイレベル（ロウレベル）になって、高速増幅動作
を行うものである。

このようなセンスアンプＳＡの動作による増幅信号が上
記メモリセルに伝えられるので上記失われかかった記憶
情報の再書込みがなされる。この時、ワード線は上記ブ
ートストラップ回路φＸ−Ｂの動作によって昇圧されて
いるので、上記増幅されたハイレベルがそのままレベル
損失な（情報記憶用キャパシタＣｓに伝えられる。

なお、これ以降の書込み又は読み出し動作は、図示しな
し）′が上記ワード線選択タイミング信号φＸより遅れ
て形成されるカラムスイッチ選択タイミング信号φｙに
よりカラムスイッチＣ−５Ｗが選択され、タイミングパ
ルスφｍａｌ＋φｏｒａｌ　及びφｍａ２＋φｍａ２　
＋　　φｒ１１により、読み出しの時には、メインアン
プＭＡ、データ出力バッファＤＯＢが動作し、書込みの
時には、データ人カバンファＤｒＢが動作することによ
り行われる（図示せず）。

〔効　果〕

ワード線が選択状態の時には、リセットパルスφｐｗの
ロウレベルによって、クリア回路を構成するＰチャンネ
ルＭＯＳＦＥＴＱ５等がオン状態になっている。これに
より、上記リセットパルスφｐｗのロウレベルによりオ
フ状態になっている直列形態のＮチャン、ネルＭＯ８Ｆ
ＥＴＱＩ、Ｑｌ′のうち、接地電位側のＭＯＳ　Ｆ　Ｅ
ＴＱ　１には、上記ＰチャンネルＭＯＳＦＥＴＱ５を通
した電源電圧Ｖｃｃが印加され、ワード線側のＭＯＳ　
Ｆ　ＥＴＱ　１″には残りのプートストラップ動作によ
り昇圧された電圧が印加される。したがって、それぞれ
のＭＯＳＦＥＴＱＩ、Ｑｌ’　はソース、ドレイン間に
かかるワード線の選択レベルを分担して受けるものとな
る。これにより、微細化されたＭＯＳＦＥＴを用いるも
のとしても、ワード線選択レベルによりリセット用のＭ
ＯＳＦＥＴが破壊されてしまうことを防止するとこがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に尿定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、この発明が適
用されるダイナミック型ＲＡＭは、データ線のプリチャ
ージレベルを電源電圧Ｖｃｃ又はＶｃｃ−Ｖｔｈレベル
にするものであってもよい。この場合には、読み出し基
準電圧はダミーセルを用いて形成するものとすればよい
。

第１図のＱ１〜Ｑ８からなる回路は、第３図のＱ１′及
びＱ５’のように１つの共通回路から構成されても良い
。また、第１図、第３図の回路にかえて第４図のような
回路によってもリセット用ＭＯＳＦＥＴＱＩ”〜Ｑ４°
の破壊を防止することができる。また、アドレス信号は
、アドレスストローブ信号ＲＡＳ、ＣＡＳに同期して共
通のアドレス端子から、Ｘアドレス信号とＹアドレス信
号とを多重化して供給するもの等種々の実施形態を採る
′ことができるものである。

（利用分野） 以上の説明では、この発明をその背景となった技術分野
である内部同期式のダイナミック型ＲＡＭに適用した場
合について説明したが、これに限定されるものではなく
、ワード線に対してクリア回路を設けたスタティック型
ＲＡＭ等各種半導体記憶装置に広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明が適用された内部同期式のダイナミ
ック型ＲＡＭの一実施例を示す回路図、第２図は上記第
１図の実施例回路の動作の一例を説明するためのタイミ
ング図、 第３図及び第４図は、それぞれ他の実施例の回路図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＰＯ２・・プリチャー
ジ回路、ＭＡ・・メインアンプ、ＡＴＤ・・アドレス信
号変化検出回路、ＴＯ・・タイミング発生回路、ＲＥＦ
・・自動リフレッシュ回路、ＤＯＢ・・データ出力バッ
ファ、ＤＩＲ・・データ入カバソファ、ＭＰＸ・・マル
チブレクサ

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイを構成するワード線と回路の接地電位
   との間に直列形態に設けられ、リセット信号を共通に受
   ける第１、第２のＭＯＳＦＥＴと、上記第１と第２のＭ
   ＯＳＦＥＴの接続点と回路の電源電圧端子との間に設け
   られ、上記リセット信号を受ける第２導電型のＭＯＳＦ
   ＥＴとを具備することを特徴とする半導体記憶装置。 ２、上記各ＭＯＳＦＥＴは、ワード線選択回路に対して
   遠端側に設けられるものであることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。 ３、上記半導体記憶装置は、ダイナミック型回路により
   構成されたメモリアレイと、その選択動作を行うＣＭＯ
   Ｓスタティック型論理回路とからなり、アドレス信号の
   変化を検出して内部動作に必要な一連のタイミング信号
   を形成する内部同期式のダイナミック型ＲＡＭであるこ
   とを特徴とする特許請求の範囲第１又は第２項記載の半
   導体記憶装置。