JPS60251593A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、自動リフレッ
シュ回路を内蔵したものに利用して有効な技術に関する
ものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるメモリセルは、情報を電
荷の形態で記憶する記憶用キャパシタとアドレス選択用
のＭＯＳＦＥＴとによって構成される。半導体基板上に
おいて形成されたメモリセルにおいては、上記キャパシ
タに蓄積された電荷は、その量がリーク電流等によって
時間とともに減少してしまう。このため、常にメモリセ
ルに正確な情報を記憶させておくためには、メモリセル
に記憶されている情報を、その情報が失われる前に読み
出して、これを増幅して再び同じメモリセルに書込む動
作、いわゆるリフレッシュ動作を行う必要がある。例え
ば、６４　Ｋビットのダ・Ｃナミソク型ＲＡＭにおける
メモリセルの自動リフレッシュ方式として、「電子技術
」誌のＶＯＩ２３、Ｎｏ３のｐｐｓｏ〜３３に示されて
いる自動リフレッシュ回路が公知である。すなわち、ダ
イナミック型ＲＡＭに、リフレッシュ制御用の外部端子
を設けて、この外部端子に所定のレベルのリフレッシュ
制御信号ＲＥＦを印加することにより、グイナミンク型
ＲＡＭ内の複数のメモリセルが自動的にリフレッシュさ
れるオートリフレッシュ機能と、上記リフレッシュ信号
ＲＥＦを所定のレベルにしつづけることにより内蔵のタ
イマー回路を作動させて、一定周期毎に上記リフレッシ
ュ動作を行うセルフリフレッシュ機能とが設けられてい
る。

この自動リフレッシュ方式では、リフレッシュ用の制御
端子を設けて、外部から制御信号を供給しなければなら
ないという問題がある。また、チップ非選択状態でしか
リフレッシュ動作を行わせることができないから、内蔵
のアドレスカウンタ回路、タイマー回路が正常に動作し
ているか否かのチックが極めて難しくなるものである。

なぜなら、リフレッシュ動作に関する情報がいっさい外
部に出力されないから、リフレッシュ動作の前後に特定
のメモリセルを選択するものとして、書込み／読み出し
等の動作を行うこと等による間接的なチックしかできな
いからである。

〔発明の目的〕

この発明の目的は、新たな機能を付加した自動リフレッ
シュ回路を内蔵したダイナミック型ＲＡＭを提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップ選択状態が通常の動作サイクルより長
く設定された時間継続していることをタイマー回路によ
り識別し、自動リフレッシュ回路に起動をかけるもので
ある。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子は、
公知の０ＭＯ３（相補型ＭＯ３）集積回路の製造技術に
よって、１個の単結晶シリコンのような半導体基板上に
おいて形成される。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）はＮチャンネ
ルＭＯ３ＦＥＴである。なお、同図において、ソース・
ドレイン間に直線が付加されたＭＯＳＦＥＴはＰチャン
ネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基体ケートを構成する。Ｐチャンネ
ル間Ｏ５ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。

特に制限されないが、この実施例のダイナミック型ＲＡ
Ｍは、後の説明から明らかとなるように、アドレス信号
の変化を検出して動作する擬似スタティック型ＲＡＭを
構成するようにされている。

第１図において、基板バックバイアス電圧発生回路ｖｂ
ｂ−ａは、集積回路の外部端子を構成する電源端子Ｖｃ
ｃと基準電位端子もしくはアース端子との間に加えられ
る＋５ｖのような正電源電圧に応答して、半導体基板に
供給すべき負のバンクバイアス電圧ｖａＢを発生する。

これによって、ＮチャンネルＭＯ３ＦＥＴの基板ゲート
にバックバイアス電圧が加えられることになり、そのソ
ース。

ドレインと基板間の寄生容量値が減少させられる。

その結果、回路の高速動作化が図られる。

メモリアレイＭ−ＡＲＹは、マトリックス配置された複
数のメモリセルを含む。メモリアレイＭ−ＡＲＹには、
プリチャージ回路ＰＣＩ、センスアンプＳＡ及びカラム
スイッチＣ−５Ｗが結合されている。これらの回路はそ
れぞれ所定のピッチで配置される複数の単位回路からな
る。そこで、第１図においては図面の複雑化を避けるた
めにメモリアレイＭ−ＡＲＹの１つの行とそれに結合さ
れる各単位回路が具体的に示されている。

メモリアレイＭ−ＡＲＹにおいて、一対の平行に配置さ
れた相補データ線り、　Ｄには、それぞれアドレス選択
用ＭＯ３ＦＥＴＱｍと情報記憶用キャパシタＣｓとで構
成された複数のメモリセルのそれぞれの入出力ノードが
同図に示すように所定の規則性をもって配分されて結合
されている。

ブリｆ＋−ジ回路ＰＣＩは、ＭＯ３ＦＥＴＱ５のように
、相補データ線り、Ｄ間に設けられたスイッチＭＯＳ　
Ｆ　ＥＴにより構成される。

センスアンプＳＡは、ＰチャンネルＭＯ３ＦＥＴＱ？、
Ｑ９と、ＮチャンネルＭＯ３ＦＥＴＱ６゜Ｑ８とからな
るＣＭＯＳラッチ回路で構成され、その一対の入出力ノ
ードが上記相補データ線り。

Ｄに結合されている。上記ラッチ回路には、特に制限さ
れないが、一方において並列形態のＰチャンネルＭＯ３
ＦＥＴＱＩ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが供
給され、他方において並列形態のＮチャンネルＭＯ３Ｆ
ＥＴＱＩ　Ｏ，Ｑｌ　１を通して回路の接地電圧Ｖｓｓ
が供給される。ＭＯ５ＦＥＴＱＩＯ及びＱ１２は、チャ
ンネル幅とチャンネル長との適当な設定により比較的小
さいコンダクタンスを持つようにされ、ＭＯ３ＦＥＴＱ
Ｉ　１及びＱ１３は比較的大きいコンダクタンスを持つ
ようにされる。これらのパワースイッチＭＯ３ＦＥＴＱ
１０．Ｑｌｌ及びＭＯ３ＦＥＴＱ１２．Ｑ１３は、特に
制限されないが、他の同様な行に設けられたセンスアン
プＳＡに対して共通に用いられる。

上記ＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　＋　φｐａｌが印加され、Ｍ
Ｏ３ＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タイ
ミングパルスφｐａｌ　＋　＄ｐ”より遅れた相補タイ
ミングパルスφｐａ２　、７．ｐａ２が印加される。こ
のようにすることによって、センスアンプＳＡの動作は
２段階に分けられる。タイミングパルスφｐａｌ及びφ
ｐａｌが発生されたとき、すなわち第１段階においては
、センスアンプＳＡは、ＭＯ５ＦＥＴＱＩＯ及びＱ１２
のコンダクタンスが前述のように比較的小さいので弱い
増幅動作をもって動作する。この第１段階においては、
比較的小さいコンダクタンスを持つＭＯ３ＦＥＴＱＩＯ
及びＱ１２による。電流制限作用によつてメモリセルか
ら一対のデータ線間に与えられた微小読み出し電圧は、
不所望なレベル変動を受けることなく増幅される。上記
センスアンプＳＡでの増幅動作によって相補データ線電
位の差が大きくされた後、タイミングパルスφＩ’ａ２
　＋　φｐａ２が発生されると、すなわち第２段階に入
ると、これに応じて比較的大きなコンダクタンスを持つ
ＭＯ３ＦＥＴＱＩ　１゜Ｑ１３がオン状態される。セン
スアンプＳＡの増幅動作は、ＭＯ３ＦＥＴＱＩ　１．Ｑ
ｌ　３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつ、データの高速読み出しを行うこと
ができる。

この実施例に従うと、これらのパワースイッチＭＯ３Ｆ
ＥＴＱＩ　Ｏ〜Ｑ１３は、相補データ線り。

Ｄのプリチャージ直前にオフ状態にされる。これにより
、相補データ＠Ｄ、　Ｄはフローティング状態でＶ　ｃ
ｃ、　Ｖ　ｓｓレベルを保持する。そして、上記相補デ
ータ線り、　Ｄは、上記プリチャージＭＯ３ＦＥＴＱ５
のオンにより互いに短絡され、Ｖｃｃ／２にプリチャー
ジされる。

メモリアレイのフ゛リチャージ動作が実行されるときの
一対の相補データ線（後述する共通相補データ線も同様
である）のレベル変化量は、その相補データ線を単に短
絡させることにより、約Ｖｃｃ／２の中間レベルにさせ
るものであるので、０ボルトからＶｃｃレベルまでチャ
ージアップするものに比べてはるかに小さい。プリチャ
ージＭＯ３ＦＥＴＱ５は、そのゲート電圧が通常の論理
レベル（Ｖｃｃ）にされても十分に非飽和状態でオンさ
れる。それ故にプリチャージ動作を高速に、しかも　□
低消費電力の下に行うことができる。そして、プリチャ
ージレベルを約Ｖｃｃ／２の中間レベルにするものであ
るので、メモリセルのスイッチＭＯ３ＦＥＴは、そのゲ
ート電圧（ワード線選択電圧）が通常の論理レベル（Ｖ
ｃｃ）にされても十分に非飽和状態でオンにされる。そ
れ故に、データ読み出し時においてワード線選択電圧が
プートストラップ電圧のような著しく高いレベルにされ
なくても、情報記憶キャパシタの全電荷の読み出しが可
能となる。

また、メモリセルが選択されない一方のデータ線のプリ
チャージレベルが読み出し基準電圧とみなされるので、
読み出し基準電圧を形成するダミーセルは不要である。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせから構成されている。

第２のロウデコーダＲ−ＤＣＲ２は、それぞれ４本ずつ
のワード線と対応される単位回路の複数個からなる。同
図には、ワード線ＷＯないしＷ３に対応される第２のロ
ウデコーダＲ−ＤＣＲ２の１単位回路（ワード線４本分
）が代表として具体的に示されている。単位回路は、例
えば、図示のようにアドレス信号１２〜；６を受けるＮ
チャンネルＭＯ３ＦＥＴＱ３２〜Ｑ３６及びＰチャンネ
ルＭＯ３ＦＥＴＱ３７〜Ｑ４１から構成されたＣＭＯＳ
回路によるＮＡＮＤ　（ナンド）回路と、ＣＭＯＳイン
バータ回路とＮチャンネルカットＭＯ３ＦＥＴＱ２８〜
Ｑ３１とＮチャンネル伝送ゲートＭＯ３ＦＥＴＱ２４〜
Ｑ２７とから構成されている。ＮＡＮＤ回路の出力は、
ＣＭＯＳインバータＩＶＩで反転され、カットＭＯ３Ｆ
ＥＴＱ２８〜Ｑ３１を通して、スイッチ回路としての伝
送ゲートＭＯ３ＦＥＴＱ２４〜Ｑ２７のゲートに伝えら
れる。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、例えば２ビツトの相補アドレス信号ａｏ
、ａｏ及びａ、ｌ、ａｌをデコードするデコーダと、か
かるデコーダの出力によってスイッチ制御されてワード
線選択タイミング信号φＸを分配する４個の伝送ゲー）
ＭＯＳＦＥＴとかかるデコーダの出力デコード信号をか
かる伝送ゲートＭＯ３ＦＥＴのゲートに供給するための
カットＭＯ３ＦＥＴとからなるスイッチ回路とから構成
される。これによって、上記伝送ゲー１−Ｍ０３ＦＥＴ
から４通りのワード線選択タイミング信号φｘ００ない
しφｘｌｌが得られる。これらの信号φｘ００ないしφ
ｘｌｌは、ワード線選択タイミング信号φＸによって規
定されるタイミングにおいて択一的に選択レベルにされ
る。ワード線選択タイミング信号φ×００〜φｘｌｌは
、上記第２のロウデコーダＲ−ＤＣＲ２における伝送ゲ
ート上記ＭＯ３ＦＥＴＱ２４〜Ｑ２１’ｔｔ介し”’Ｃ
各”）−￥線に伝えられる。

このようにロウデコーダを２分割する構成は次の利益を
もたらす。すなわち、ワード線と対応して半導体基板上
に配置されるべきロウデコーダＲ−ＤＣＲ２の回路素子
数を減少させることができるようになる。これに応じて
、第２のロウデコーダのピッチ（間隔）とワード線のピ
ッチとを合わせることができる。その結果無駄な空間が
半導体基板上に生じない。

各ワード線と接地電位点との間には、ＭＯ３ＦＥＴＱ２
０〜Ｑ２３が設けられている。このＭ０ＳＦＥＴＱ２０
〜Ｑ２３は、そのゲートに上記ＮＡＮＤ回路の出力が印
加されることによって、非選択時のワード線を接地電位
に固定させるものである。また、上記各ワード線と接地
電位点との間には、その遠端側１デコーダ側と反対側の
端）にリセット用のＭＯ３ＦＥＴＱＩないしＱ４が設け
られている。選択されたワード線は、リセット用ＭＯ３
ＦＥＴＱＩ〜Ｑ４がリセットパルスφ四を受けてオン状
態となることによって、その両端から接地レベルにリセ
ットされる。

ロウアドレスバッファＸ−ＡＤＢは、外部端子ＡＯ−Ａ
８に一対一対応された複数の単位回路を含み、外部端子
ＡＯ〜Ａ８を介して供給される外部アドレス信号と同相
の内部アドレス信号ａＯ〜ａ８と逆相のアドレス信号１
０〜１８（以下、これらを合わせてｌＯ〜ＯｓＯ４うに
表す。）を形成する。ロウアドレスバッフ１Ｘ−ＡＤＢ
の出力は、後述するマルチプレクサＭＰＸを介して上記
ロウデコーダＲ−ＤＣＨに供給される。

ロウアドレスバッファＸ−ＡＤＢにおける単位回路にお
いて、その出力信号は、後で説明するアドレス信号変化
検出回路ＲＡＴＤの動作を可能とさせるために、外部ア
ドレス信号の変化に応答して直ちに変化することが必要
とされる。これに応じて、各単位回路は、例えば直列接
続された複数のＣＭＯＳインバータ回路からなるような
スタティック回路から構成される。

おな、アドレススキニーなどによって外部アドレス信号
が異常に短い期間内に変化してしまうと、選択されるべ
きワード線は、これに応じて異常に短い期間だけ選択レ
ベルにされるようになる。この場合は、選択されたメモ
リセルに対するデータの再書き込み期間が充分に設定さ
れなくなることにより、メモリセルに保持されるべきデ
ータの破壊が生じる。このようなデータ破壊を充分に防
止することが必要とされる場合、ロウアドレスバッファ
Ｘ−ＡＤＢにおける各単位回路は、例えば特願昭５８−
９７８２４号に示されたような構成にされても良い。す
なわち、各単位回路は、それにおける信号の取り込みと
保持が制御信号によって制御されるフリップフロップ回
路もしくは保持回路から構成されて良い。この場合、各
単位回路は、１つのワード線が選択されてからメモ゛リ
セルへのデータの再書き込みが完了されるまでの期間に
以前のアドレス信号を保持し、かつ上記期間の経過の後
に外部アドレス信号を取り込むようにその動作が制御さ
れる。各単位回路に供給すべき制御信号は、アドレス信
号変化検出回路ＲＡＴＤの出力に基づいて形成すること
ができる。

ロウアドレスバッファＸ−ＡＤＢの出力は、マルチプレ
クサＭＰＸに供給される。マルチプレクサＭＰＸは、そ
の動作がリフレッシュ制御回路ＲＥＦから出力される制
御信号φｒｅｆによって制御される。マルチプレクサＭ
ＰＸは、制御信号φｒｅｆが例えばロウレベルなら、ロ
ウアドレスバッファＸ−ＡＤＢの出力を選択し、制御信
号φｒｅｆがハイレベルなら、リフレッシュ制御回路Ｒ
ＥＦから出力されているアドレス信号ｌＯ”〜土８°を
選択する。

カラムスイッチＣ−５Ｗは、ＭＯ３ＦＥＴＱ４２、Ｑ４
３のように、相補データ線り、　Ｄと共通相補データ線
ＣＤ、ＣＤとの間に配置され、カラムデコーダＣ−ＤＣ
Ｒから出力される選択信号によってスイッチ制御される
ＭＯＳＦＥＴから構成されている。

カラムデコーダＣ−ＤＣＲは、その動作がタイミング信
号φｙによって制御され、カラムアドレスバッファＹ−
ＡＤＢから供給される内部アドレス（Ｍ号ａ９〜ａ１４
と逆相のアドレス信号１９〜ａ１４をデコードすること
によってカラムスイッチＣ−５Ｗに供給すべき選択信号
を形成する。

カラムアドレスバッファＹ−ＡＤＢは、外部端子Ａ９〜
Ａ１４を介して供給されたる外部アドレス信号に応答し
て外部アドレス信号と同相の内部アドレス信号ａ９〜ａ
１４と逆相のアドレス信号ａ９〜ａ１４（以下、これら
を合わせてａ　９〜ａ１４のように表す。）を形成する
。内部アドレス信号ａ９〜ａ１４は、上記カラムデコー
ダＣ−ＤＣＲに供給される。カラムアドレスバッファＹ
−ＡＤＢは、ロウアドレスバッファＸ−ＡＤＢのそれと
同様に、スタティック回路からなる複数の単位回路から
構成される。

上記共通相補データ線ＣＤ、ε３間には、上記同様なプ
リチャージ回路ＰＣ２を構成するプリチャージＭＯ３Ｆ
ＥＴＱ４４が設けられている。

共通相補データ線ＣＤ、ＣＤには、また上記センスアン
プＳＡと同様な回路構成のメインアンプＭＡの一対の入
出力ノードが結合されている。メインアンプＭＡは、セ
ンスアンプＳＡに結合されるパワースイッチＭＯ３ＦＥ
ＴＱＩ　０−Ｑｌ　３と同様なパワースイッチＭＯ３Ｆ
ＥＴを含んでいる。

メインアンプＭＡにおけるパワースイッチＭＯ３ＦＥＴ
は、タイミング発生回路ＴＧから出力されるタイミング
信号ｊ４ｖａａｌ　、ｊ２−ｍａ２によってスイッチ制
御される。

メインアンプＭＡの一対の入出力ノードは、データ出力
バソフｙＤＯＢの一対の久方端子に結合されている。デ
ータ出力バッファＤＯＢは、その動作がタイミング発生
回路ＴＧから出力されるタイミング信号φｒｗによって
制御される。

読み出し動作ならば、データ出力バッファＤＯＢはその
タイミング信号φｒｗによって動作状態にされ、上記メ
インアンプＭＡの出力信号を差動的に増幅し、増幅した
データ信号を外部端子１１０に送出する。書込み動作な
ら、上記タイミング信号φｒｔｖによってデータ出力バ
ッファＤＯＢは、その出力がハイインピーダンス状態さ
れる。

共通相補線には、更に、その動作がタイミング信号φｒ
ｗによって制御されるデータ入力バッファＤＩＢの一対
の出力端子が結合されている。

書込み動作ならば、データ入力バッファＤＩＢは、その
タイミング信号φｒ−によって動作状態にされ、外部端
子Ｉ１０から供給された書込み信号に従った相補書込み
信号を上記共通相補データ線ＣＤ、ＣＤに供給する。共
通相補データ線ＣＤ。

ＣＤに供給された相補書き込み信号は、カラムスイッチ
Ｃ−５Ｗを介して選択されたメモリセルに供給される。

読み出し動作なら、上記タイミング信号φｒＨによって
データ入力バッファＤＩＢは、その出力がハイインピー
ダンス状態にされる。

上記のようにアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　ｍと情報記憶用キャパシタＣｓとからなるダイナミッ
ク型メモリセルへの書込み動作において、情報記憶用キ
ャパシタＣｓにフルライトを行わせるため、言い換える
ならば、アドレス選択用ＭＯ３ＦＥＴＱｍ等のしきい値
電圧により情報記憶用キャパシタＣ８への書込みハイレ
ベルのレベル損失カ生じないようにするため、ワード線
選択タイミング信号φＸによって起動されるワード線ブ
ートストラップ回路（図示せず）が設けられる。このワ
ード線プートストラップ回路は、上記ワード線選択タイ
ミング信号φＸとその遅延信号を用いて、ワード線選択
タイミング信号φＸのハイレベルを電源電圧Ｖｃｃ以上
の高レベルとする。

上述した各種タイミング信号は、次の各回路ブロックに
より形成される。

回路記号ＲＡＴＤ、ＣＡＴＤで示されているのは、特に
制限されないが、それぞれアドレス信号ａＯ〜ａ８（又
は１０〜ａ８）とアドレス信号ａ９〜ａ１４（又は１９
〜１１４）を受けて、その立ち上がり又は立ち下がりの
変化検出するアドレス信号変化検出回路である。

ロウアドレス信号変化検出回路ＲＡＴＤは、その詳細を
図示しないが、アドレス信号ａＱ−ａ１３と、その遅延
信号とをそれぞれ受ける排他的論理和回路と、これらの
排他的論理和回路の出力信号を受ける論理和回路とによ
って構成される。すなわち、アドレス信号とそのアドレ
ス信号の遅延信号とを受ける排他的回路が各アドレス信
号に対して設けられている。この場合、アドレス信号ａ
Ｏ〜ａ８が９ビツトであるので９個の排他的論理和回路
が設けられることになる。これら９個の排他的論理和回
路の出力信号は論理和回路に入力される。このアドレス
信号変化検出回路ＲＡＴＤは、アドレス信号ａＯ〜ａ８
のうちいずれか１つでも変化すると、その変化タイミン
グに同期したアドレス信号変化検出パルスφｒを形成す
る。

カラムアドレス信号変化検出回路ＣＡＴＤは、上記回路
ＲＡＴＤと同様な構成とされ、６ビツトのアドレス信号
ａ９〜ａ１４のうちいずれか１つでも変化すると、それ
に応じて検出パルスφＣを形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。すなわち、このタイミング発生回路ＴＧ
は、アドレス信号変化検出パルスφｒ、φＣの他、外部
端子から供給されるライトイネーブル信号ＷＥ、チップ
選択信号ｃｓを受けて、上記の一連のタイミングパルス
を形成する。

各種のタイミングパルスのタイムシーケンスは、通常の
ダイナミック型ＲＡＭのそれと類似にできるのでタイム
チャートを使用するような詳細な説明をしないが、その
概略は次の通りである。

タイミングパルスφｐｔｖは、検出回路ＲＡＴＤから検
出パルスφｒが出力されたとき、その時から所定期間だ
けワード線リセットＭＯ３ＦＥＴＱＩ〜Ｑ４をオン状態
にさせるようにハイレベルにされる。タイミングパルス
φｐｔｖによって、ワード線選択の前準備としてのワー
ド線のりセントが実行される。なお、タイミングパルス
φｐｗは、必要なら、チップ選択信号σ茗が非選択レベ
ル（ハイレベル）カラ選択レベル（ロウレベル）にされ
たときにおいてハイレベルにされてもよい。この場合、
たとえ検出回路ＲＡＴＤに供給されるアドレス信号の変
化がなくともワード選択の前準備としてのワード線のリ
セットが実行されることになる。

タイミングパルスφｐ側は、タイミングパルスφｐｗよ
り若干遅延されてハイレベルにされ、タイミングパルス
φｐｔｎとはり同時にロウレベルにされる。

タイミングパルスφＸは、タイミングパルスφｐ−がハ
イレベルにされるタイミングと実質的に同じタイミング
においてロウレベルにされ、タイミングパルスφ凹、φ
ｐＣＨがロウレベルにされた後にハイレベルにされる。

タイミングパルスφＸは、また前記のワード線プートス
トラップ回路によってそれがハイレベルにされてから所
定期間経過すると、よりハイレベルにされる。

タイミングパルスφｐａＬφｐａ２は、タイミングパル
スφｐｃｔｍがハイレベルにされるタイミングよりも若
干先行したタイミングにおいてロウレベルにされ、タイ
ミングパルスφｐａｌ＋φｐａ２は相補的にハイレベル
にされる。タイミングパルスφｐａｌ＋φｐａｌは、タ
イミングパルスφＸがハイレベルにされた後にそれぞれ
ハイレベル、ロウレベルにされる。タイミングパルスφ
ｐａ２．φρａ２は、前述のようにタイミングパルスφ
ｐａｌ＋　ｄ　ｐ’ｌよりも若干遅延されてハイレベル
、ロウレベルにされる。

タイミングパルスφｐｃｄは、チップ選択信号Ｃ８が選
択レベルにされているときにおいて、タイミングパルス
φｐｅｗと実質的に同期してハイレベルにされる。タイ
ミングパルスφｐｃｄは、またチップ選択信号Ｃ８が選
択レベルにされているときにおいてカラム系の外部アド
レス信号１９〜Ａ１４が変化されると、それに応じても
所定の期間だけハイレベルにされる。これによって、共
通相補データ線ＣＤ、ＣＤは、メインアンプＭＡの増幅
動作の前準備としてのプリチャージレベルにされる。

タイミングパルスφｙは、タイミングパルスφｐｃｄが
ハイレベルにされることに同期して例えばロウレベルに
され、タイミングパルスφｐｃｄがロウレベルにされし
かもタイミングパルスφｐａＬφｐａ２等によってセン
スアンプＳＡが動作された後にハイレベルにされる。こ
れによって、カラムアドレスデコーダＣ−ＤＣＨの出力
は、一旦すセントされた後に、その時に加わっているア
ドレス信号１９〜ａ１４によってそのレベルが決定され
る。

タイミング信号φｍａｌ＋φｌｌ１ａ１、φｍａ２＋φ
ｍａ２は、タイミングパルスφｐｃｄがハイレベルにさ
れることに同期してロウレベル、ハイレベルにされる。

これらのタイミングパルスは、カラムアドレスデコーダ
Ｃ−ＤＣＨの出力レベルが決定された後にそれぞれハイ
レベル、ロウレベルにされる。なお、タイミングパルス
φｌｌ１ａ２．φｍａ２のハイレベル、ロウレベルへの
変化タイミングは、前述のようにタイミングパルスφｍ
ａＬφｌｌ１ａ１のそれに対して遅延される。

がロウレベルでライトイネーブル信号ＷＥがハイレベル
ならハイレベルにされる。これに応じてデータ出力バッ
ファＤＯＢは動作状態に置かれる。

タイミングパルスφｒｅｖは、ライトイネーブル信号Ｗ
Ｅがロウレベルにされることに応じてロウレベルにされ
る。

タイミングパルスφｒ−は、タイミングパルスφｒｗに
対し実質的に逆相にされる。

自動リフレッシュ制御回路ＲＥＦは、次に第２図によっ
て詳細に説明するようにリフレッシュアドレスカウンタ
、タイマー等を含んでいる。この実施例の自動リフレッ
シュ制御回路ＲＥＦは、外部端子を介して供給されるチ
ップ選択信号Ｃ８が一定時間以上継続してロウレベルに
されることにより起動される。すなわち、上記リフレッ
シュ制御回路ＲＦ、Ｆは、チップ選択信号ＣＳが通常の
動作サイクルより長く設定された時間以上にロウレベル
にされるとそれに応じて内蔵のリフレッシュアドレスカ
ウンタによって形成されている内部アドレス信号ａＯ°
〜ａ８°を選択させるための制御信号φｒｅｆをマルチ
プレクサＭＰＸに対して出力する。これに応じてリフレ
ッシュ動作が実行される。リフレッシュ動作（セルフリ
フレッシュ）は、リフレッシュアドレスカウンタが一定
時間毎に自動的に歩進されることによって、この間連続
的に実行される。

すなわち、マルチプレクサＭＰＸから出力されるアドレ
ス信号は、制御信号φｒｅ、ｆが発生されることに応じ
て変化されることになる。このアドレス信号の変化は、
アドレス信号変化検出回路ＲＡＴＤによって検出され、
その結果かかる回路ＲＡＴＤから検出パルスφｒが出力
される。検出パルスφｒが発生されることによってタイ
ミング発生回路ＴＧから前述のような種々のタイミング
パルスが出力される。このタイミング発注回路ＴＧから
発生される種々のタイミングパルスに応じて、前述のよ
うなプリチャージ、内部アドレス信号１０°〜ａ８’　
に対応されたロウライン（ワード線）に属する複数のメ
モリセルの選択、センスアンプＳＡによるデータ信号の
増幅、及び増幅されたデータ信号の再書き込みが実行さ
れる。リフレッシュ動作（セルフリフレッシュ）は、リ
フレッシュアドレスカウンタが一定期間マイクロプロセ
ッサに自動的に歩進されることによって、この間連続的
に実行される。

この実施例に従うと、チップ選択状態においてリフレッ
シュ動作が実行されるので、データ出力バッファＤＯＢ
からは、カラムアドレス信号１９〜土１４に対応された
カラムに属するメモリセルの保持情報が出力される。従
って、例えば１つのロウラインが選択された後にカラム
アドレス信号１９〜互１４を次々に変化させると、それ
に応じてデータ出力バッファＤＯＢからは、そのロウラ
インに属するメモリセルのリフレッシュされたデータが
次々と出力される。

第２図には、上記リフレッシュ制御回路ＲＥＦＣの一実
施例の回路図が示されている。

タイマー回路ＴＭは、図示のような各回路及び回路素子
、すなわちノア（ＮＯＲ）ゲート回路Ｇ１、イアバー９
回路ＩＶ３、ＴＶ４、ＩＶＩ、プリチャージＭＯ３ＦＥ
ＴＱＩ　４、ディスチャージＭＯ３ＦＥＴＱＩ　５．Ｑ
ｌ　６及びキャパシタＣから構成されている。

このタイマー回路ＴＭは、動作機能上チップ選択信号Ｃ
８のレベルを監視することによってセルフリフレッシュ
動作の動作モードを識別し、セルフリフレッシュサイク
ルを決定する。

ノアゲート回路Ｇ１は、外部端子から供給されるチップ
選択信号♂茗と、特に制限されないが、上記タイマー回
路ＴＭの出力信号φｒｅｆとを受けることによって信号
φ１を形成する。このノアゲート回路Ｇ１の出力信号φ
１は、インバータ回路ＩＶ３の入力端子に供給される。

図示の接続によって、インバータ回路ＩＶ３は、入力信
号φ１に応じて反転信号φ１を出力する。インバータ回
路ＩＶ３の出力信号φ１は、プリチャージＭＯ３ＦＥＴ
Ｑ１４のゲートに供給される。キャパシタＣに対するプ
リチャージ動作は、このプリチャージＭＯ５ＦＥＴＱＩ
　４がオン状態にされることによって実行される。言い
換えるならば、タイマー回路ＴＭは、ＭＯ３ＦＥＴＱＩ
　４がオン状態にされることによってリセット状態にさ
れる。

インバータ回路ＩＶ４は、上記インバータ回路ＩＶ３の
出力信号を受けることによって、その反転信号を形成す
る。このインバータ回路ＩＶ４の出力信号は、直列接続
されたディスチャージＭ○５ＦＥＴＱ１５．Ｑｌ６のゲ
ートに共通に供給される。そして、上記キャパシタＣの
充電電圧は、インバータ回路ＩＶＩの入力端子に供給さ
れ、このインバータ回路ＩＶＩのロジックスレッショル
ド電圧によりそのハイレベル／ロウレベルが識別される
。

タイマー回路ＴＭの出力信号すなわちインバータ回路Ｉ
ＶＩの出力信号φｒｅｆは、第１図のマルチプレクサＭ
ＰＸに供給される。このタイマー回路ＴＭの出力信号φ
ｒｅｆは、特に制限されないが、遅延回路ＤＬ、インバ
ータ回路ＴＶ２及びアンド（ＡＮＤ）ゲート回路Ｇ２か
らなるパルス立ち上がり検出回路ＲＥＤを介してリフレ
ッシュアドレスカウンタＣ０ＮＴに供給される。リフレ
ッシュアドレスカウンタＣ０ＮＴは、パルス立ち上がり
検出回路ＲＥＤの出力φ２を受けることによって、リフ
レッシュ用の内部相補アドレス信号ａＱ’　〜１８°を
形成するものである。すなわち、タイマー回路ＴＭの出
力信号φｒｅｆは、遅延回路ＤＬとインバータ回路ＩＶ
２を通して反転遅延される。

この反転遅延信号と上記出力信号φｒｅｆとは、アンド
（ＡＮＤ）ゲート回路Ｇ２に入力される。これによって
、パルス立ち上がり検出回路ＲＥＤの出力φ２は、上記
信号φ３の立ち上がりに同期してハイレベルにされかつ
上記遅延回路ＤＬで設定された時間のパルス幅を持つよ
うに形成される。

このパルスφ２は、リフレッシュアドレスカウンタＣ０
ＮＴに入力され、そのリフレッシュアドレス歩進動作の
ために用いられる。

この実施例のリフレッシュ制御回路ＲＥＦの動作を第３
図のタイミング図に従って説明する。

ノアゲート回路Ｇ１の出力信号φ１は、外部端子から供
給されるチップ選択信号ＣＳがハイレベルの時それに応
じてロウレベルにされている。これにより、インバータ
回路ＩＶ３の出力信号７１はハイレベルにされている。

キャパシタＣは、プリチャージＭＯ３ＦＥＴＱＩ　４が
ハイレベルの出力信号φｌによってオン状態にされてい
るので、そのＭＯ５ＦＥＴＱＩ　４を介してチャージア
ップされている。インバータ回路ＩＶＩの出力信号（タ
イマー出力信号）φｒｅｆは、キャパシタＣがチャージ
アンプされていることに応じてロウレベルになっている
。

次に、チップ選択信号Ｃ５がロウレベル（論理″Ｏ″）
に変化すると、それに応じてＮＯＲゲート回路Ｇ１の出
力信号φｌはハイレベルに変化され、信号φはロウレベ
ルにされる。これにより、プリチャージＭＯ３ＦＥＴＱ
Ｉ　４がオフ状態に、ディスチャージＭＯ５ＦＥＴＱＩ
　５．Ｑｌ　６がオン状態にされる。ＭＯ３ＦＥＴＱＩ
　４．Ｑｌ　５及びＧ１６のスイッチ状態の切り換えに
よって、キャパシタＣの充電電荷は、ＭＯ５ＦＥＴＱＩ
　５゜Ｇ１６を介して放電され始める。引き続きチップ
選択信号Ｃ８が継続的にロウレベルにされているなら、
それに応じてキャパシタＣの充電電荷は継続的にディス
チャージされる。この場合、インバータ回路■■１の出
力信号φｒｅｆは、上記キャパシタＣの充電電圧がイン
バータ回路ＩＶＩのロジックスレッショルド電圧より低
下すると、それに応じてハイレベルに変化される。これ
により、上記マルチプレクサＭＰＸの切り換え動作が実
行される。また、アドレスカウンタＣ’ＯＮＴは、出力
信号φ３によってパルスφ２が形成されることに応じて
歩進される。ＮＯＲゲート回路Ｇ１は、上記出力信号φ
３がハイレベルにされることによって再びロウレベルに
変化される。キャパシタＣは、プリチャージＭＯ３ＦＥ
ＴＱＩ　４が信号φ１　（ハイレベル）によってオン状
態にされるのでチャージアップされる。出力信号φ３は
、タイマー回路ＴＭがプリチャージ状態にされるので、
ロウレベルに復帰される。信号φ３がハイレベルに復帰
されることにより、ＮＯＲゲート回路Ｇ１の出力信号φ
１がロウレベルに変化されるので、再びタイマー回路Ｔ
Ｍに起動がかけられる。以上の動作は上記チップ選択信
号ＣＳがロウレベルであり続ける間、継続的に行われる
。

なお、この実施例において、リフレッシュ動作に俤って
外部端子Ｉ１０に出力されるデータ信号と、メモリの通
常のアクセスにおいて外部端子１１０に出力されるデー
タ信号との識別を可能とするために、メモリの通常のア
クセスにおけるチップ選択信号ＣＳのロウレベル期間に
制限が与えられる。メモリの通常のアクセスにおけるチ
ップ選択信号ＣＳのロウレベル期間の最大値は、複数の
メモリセルを連続的にアクセスすることが可能となるよ
うな値、例えば、１０／Ｉｓのような値に設定される。

上記タイマー回路ＴＭの設定時間、言い換えるならば、
キャパシタＣのプリチャージ電圧がインバータ回路ＩＶ
Ｉのロジ・ツクスレッショルド電圧以下に達するまでの
放電時間は、上記の通常の動作サイクルで許容されるべ
き最大時間とはソ゛等しいかもしくは若干長い時間に設
定される。これによってチップ選択信号Ｃ８のロウレベ
ル期間が上記の最大時間よりも短くされている時に外部
端子Ｉ１０に出力されるデータ信号は外部アドレス信号
によってアクセスされたメモリセルから出力されたもの
とみなされ、かかるロウレベル期間が上記の最大時間よ
りも長くされたときに外部端子（１０に出力されるデー
タ信号は、リフレッシュ動作にもとづいて出力されるデ
ータとみなされる。

なお、上記タイマー回路の時間設定によってリフレッシ
ュ周期も決定されることより、その１回りに要する時間
をリフレッシュに必要な時間、例えば４ｆｆＩＳ内にす
る必要がある。

この実施例では、内部回路は、チップ選択信号Ｃ８がロ
ウレベルの選択状態にあるときの、上記アドレスカウン
タ回路Ｃ０ＮＴによって形成されたアドレス信号の変化
（歩進動作）に従って動作される。出力端子からはその
ときの読み出し信号が送出される。これによって、リフ
レッシュ動作をモニターすることができるから、タイマ
ー設定時間、アドレスカウンタ回路の歩道動作の試験を
簡単に行うことができる。

〔効　果〕

（１）チップ選択信号のロウレベルの時間をタイマー回
路によって監視することにより、通常の動作サイクルと
リフレッシュサイクルとの動作モードの識別を行うもの
であるので、リフレッシュ動作のための特別な外部端子
を設ける必要がないという効果が得られる。

（２）チップ選択信号をロウレベルにした状態でリフレ
ッシュ動作が行われるので、リフレッシュ動作をモニタ
ーすることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく−１その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、実施例のＲ
ＡＭにリフレッシュ用外部端子が設けられ、そのリフレ
ッシュ用外部端子に制御信号φｒｅｆのようなりフレッ
シュ動作を示す信号が供給されても良い。この場合、メ
モリの通常のアクセスによって外部端子Ｉ１０に出力さ
れるデータ信号と、リフレッシュ動作によって外部端子
Ｉ１０に出力されるデータ信号との識別が、リフレッシ
ュ用外部端子に出力される信号の参照によって可能とな
る。それ故に、この場合は、外部端子Ｉ１０におけるデ
ータ信号の識別が可能となるので、メモリの通常のアク
セスのためのチップ選択期間は、前記実施例のように制
限されなくてよい。

ＲＡ　Ｍは、また、それに設けられるリフレッシュ用外
部端子に、外部リフレッシュ制御信号を受けるように構
成されてもよい。この場合、自動リフレッシュ回路は、
例えば外部リフレッシュ制御信号ＲＥＦの反転信号とデ
ツプ選択信号ＣＳとの論理積をとり、その論理積信号と
実施例の制御Ｉ傷信号ｒｅｆとの論理和信号によってマ
ルチプレクサＭＰＸを制御するような構成とされること
により、オートリフレッシュを可能にする等積々の実施
形態を採ることができる。すなわち、チップ選択信号Ｃ
３がハイレベルとされているチップ非選択状態において
上記外部リフレッシュ制御信号をロウレベルにすること
によって、そのロウレベルの毎に上記リフレッシュアド
レスカウンタを歩進させるようにするものであってもよ
い。この場合には、チップ非選択状態においてもリフレ
ッシュ動作が行われる。但し、この場合、チップ非選択
状態におけるリフレッシュ動作のモニターは、公知の自
動リフレッシュ動作と同様に不可能になるものである。

タイマー回路の具体的回路は、種々の実施形態を採るこ
とができるものである。また、チップ選択信号は、実質
的にチップ選択状態にする制御信号であれば何であって
もよい。例えば、チンブイネーブル信号ＣＥ又はアドレ
スマルチ方式のダイナミック型ＲＡＭにあっては、ロウ
アドレスストローブ信号ＲＡＳ等がこれに相当するもの
である。

さらに、発振回路が設けられることによって、アドレス
歩進用のパルスがタイマー回路とは別に形成されてもよ
い。この場合には、タイマー回路ＴＭの出力信号は、マ
ルチプレクサＭＰＸの切り換え信号と、アドレスカウン
タに上記歩進パルスを供給させるための制御信号とされ
る。

〔利用分野〕

この発明は、リフレッシュ動作を必要とするダイナミッ
ク型ＲＡＭに広く利用できる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの回路
図、 第２図は、その自動リフレッシュ回路の一実施例を示す
回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣＩ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−Ｄ、ＣＲ・・ロウアドレスデコーダ、Ｃ−Ｄ
ＣＲ・・カラムアドレスデコーダ、ＰＯ２・・プリチャ
ージ回路、ＭＡ・・メインアンプ、ＲＡＴＤ、ＣＡＴＤ
・・アドレス信号変化検出回路、ＴＧ・・タイミング発
生回路、ＲＥＦ・・自動リフレッシュ回路、ＤＯＢ・・
データ出カバソファ、ＤＩＲ・・データ人力バッファ、
ＭＰＸ・・マルチプレクサ、ＴＭ・・タイマー回路、Ｒ
ＥＤ・・パルス立ち上がり検出回路、ＤＬ・・遅延回路
、Ｇ１・・ノアゲート回路、Ｇ２・・アンドゲート回路
、Ｃ０ＮＴ・・リフレッシュアドレスカウンタ、ＩＶＩ
〜ＩＶ４・・インバータ回路

Claims (1)

1. 【特許請求の範囲】 １、チップ選択信号を受け、チップ選択状態が通當の動
   作サイクルより長く設定された時間継続していることを
   識別するタイマー回路と、このタイマー回路の出力信号
   により起動される自動リフレッシュ回路とを含むことを
   特徴とするダイナミック型ＲＡＭ。 ２、上記ダイナミック型ＲＡＭは、アドレス信号の変化
   を検出して内部回路の動作の一連のタイミング信号を形
   成する内部同期式の記憶動作を行・うちのであることを
   特徴とする特許請求の範囲第１項記載のダイナミック型
   ＲＡＭ。