JPS60211696A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、データ線を電源電圧の半分のレベルにプリチャー
ジする１／２プリチヤ一ジ方式のダイナミック型ＲＡＭ
に利用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャパシタＣｓとアドレス選択用ＭＯ３
ＦＥＴＱｍとからなり、論理“１”、“Ｏ”の情報はキ
ャパシタＣＳに電荷が有るか無いかの形で記憶される。

そして、情報の読み出しは、ＭＯ３ＦＥＴＱｍをオン状
態にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ
、データ線ＤＬの電位がキャパシタＣＳに蓄積された電
荷量に応じてどのような変化が起きるかをセンスするこ
とによって行われる。

メモリセルＭＣを小さく形成し、かつ共通のデータ線Ｄ
Ｌに多くのメモリセルをつないで高象槓大容量のメモリ
マトリックスにしであるため、上記キャパシタＣｓと、
共通データ線ＤＬの浮遊容量Ｃｏとの関係は、Ｃｓ　／
　Ｃｏの比が非常に小さな値になる。したがワて、上記
キャパシタＣｓに蓄積された電荷量によるデータ線ＤＬ
の電位変化は、非常に微少な信号となっている。

このような微少な信号を検出するための基準として、デ
ータ線を電源電圧Ｖｃｃのは＼′半分のレベルにプリチ
ャージ（ハーフプリチャージ）しておいて、このハーフ
プリチャージレベルを用いることを本願出願人において
既に開発した（例えば本願出願人によって、先に提案さ
れた特願昭５７−１６４８３１号参照。）。

しかし、このようなＶｃｃ／２のプリチャージ方式にあ
っては、次のような問題の生しることが本願発明者の研
究によって明らかにされた。すなわち、第１図の波形図
に示すように、ワード線ＷＬの選択レベルに対して、メ
モリセルのロウレベルＬの読み出しは、ワード線ＷＬの
選択レベルがアドレス選択用のＭＯＳ　Ｆ　ＥＴのしき
い値電圧ｖｔｈに達した時点からデータ線への読み出し
が開始される。これに対して、メモリセルのハイＬ／ヘ
ルＨの読み出しは、データ線がＶｃｃ／２にプリチャー
ジされているので、ワード線ＷＬの選択レベルが上記プ
リチャージレベルＶｃｃ／２とアドレス選択用ＭＯ３Ｆ
ＥＴのしきい値電圧ｖｔｈとの和（Ｖｃｃ÷２＋Ｖｔｈ
）のような高レベルにならないとデータ線への読み出し
が行われない。しかも、そのゲート、ソース間電圧が小
さいので比較的小コンダクタンス特性で動作するととも
に、ワード線ＷＬが電源電圧Ｖｃｃに到達するに従って
その駆動能力が低下するものである。したがって、デー
タ線に読み出されるハイレベルＨは、遅くなってしまう
ものである。これによって、センスアンプＳＡの動作タ
イミングは、ハイレベルＨの読み出しが行われるまで待
つ必要があるため、その動作が遅くなってしまうという
問題が生じる。

［発明の目的〕 この発明の目的は、高速動作化を図ったハーフプリチャ
ージ方式のグイナミソク型ＲＡＭの高速読み出し動作を
達成することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の（既要〕

本願において開示される゛発明の・うち代表的なものの
概要をｗＩ単に説明すれば、下記の通りである。

すなわち、メモリセルの読み出し基準電圧としてのデー
タ線におけるハーフプリチャージレベルをワード線選択
タイミングに同期して、グミー七ルへのキャパシタへの
接続すること又は容量カップリングを行わせることによ
って微少レベルだけ低下させるものである。

〔実施例１〕 第２図には、この発明に係る半導体記憶装置の一実施例
の回路図が示されている。同図の各回路素子は、公知の
ＣＭＯ３（相補型ＭＯ５）ｆｉ積回路の製造技術によ、
って、特に制限されないが、小結晶シリコンのような半
導体基板上において形成される。以下の説明において、
特に説明しない場合、ＭＯ３ＦＦ、Ｔ　（絶縁ゲート型
電界効果トランジスタ）はＮチャンネル型のものである
。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線り
、Ｄに、アドレス選択用ＭＯ５ＦＥＴＱ１５ないしＱ１
８と情報記憶用ＭＯ３容量とで構成された複数のメモリ
セルのそれぞれの入出力ノードが同図に示すように所定
の規則性をもって配分されて結合されている。

プリチャージ回路ＰＣＩは、代表として示されている相
補データ線り、Ｄに設けられた回路のように、相補デー
タ線り、Ｄ間を短絡するスイッチＭＯ３ＦＥＴＱ１４と
、特に制限されないが、直列形態とされた抵抗Ｒ１，Ｒ
２によって形成された約Ｖｃｃ／２の電圧を上記一対の
相補データ線り。

Ｄに供給する一対の伝送ゲートＭＯ３ＦＥＴＱ４５、Ｑ
４６とにより構成される。上記各ＭＯ５ＦＥＴＱ１４．
Ｑ４５及びＱ４６のゲートには、共通にプリチャージ信
号φｐｃ−が供給される。図示しない他の相補データ線
に対しても同様な回路が設けられる。この実施例では、
上記抵抗Ｒ１，Ｒ２によって形成された分圧型％　Ｖ　
ＣＣ／　２ば、他の回路に対しても共通に供給される。

また、その電流消費を少なくするため、上記抵抗Ｒ１〜
Ｒ２の抵抗値は、その合成抵抗値が約５００にΩになる
ような高抵抗値にされる。

センスアンプＳＡは、代表として示されたｐチャンネル
ＭＯ３ＦＥＴＱ７．Ｑ９と、ｎチャンネルＭＯ３ＦＥＴ
Ｑ６．ＱＢとからなるＣＭＯＳランチ回路で構成され、
その一対の入出力ノードが上記相補データ線り、Ｄに結
合されている。また、上記ランチ回路には、特に制限さ
れないが、並列形態のＰチャンネルＭＯ３ＦＥＴＱ１２
．Ｑ１３を通して電源電圧Ｖｃｃが供給され、並列形態
のＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　１を通し
て回路の接地電圧Ｖｓｓが供給される。これらのパワー
スイッチＭＯ３ＦＥＴＱＩ　Ｏ，、Ｑｌ　１及びＭＯ３
ＦＥＴＱＩ　２．Ｑｌ　３は、特に制限されないが、他
の同様な行に設けられたセンスアンプＳＡに対して共通
に用いられる。

上記ＭＯ３ＦＥＴＱ１．Ｏ，Ｑ１２のゲートには、セン
スアンプＳＡを活性化させる相補タイミング信号φｐａ
ｌ　、φｐａｌが供給され、ＭＯ３ＦＥＴＱ１１、Ｑ１
３のゲートには、上記タイミング信号φｐａｌ　、φｐ
ａｌより遅れた、相補タイミング信号φｐａ２．　φｐ
ａ２が供給される。この理由は、メモリセルからの微小
読み出し電圧でセンスアンプＳＡを動作させたとき、デ
ータ線のレベル落ち込みを比較的小さなコンダクタンス
特性に設定されたＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ　２によ
り電流制限を行うことにより防止する。そして、上記セ
ンスアンプＳＡでの増幅動作によって相補データ線の電
位の差を大きくした後、比較的大きなコンダクタンス特
性に設定されたＭＯ３ＦＥＴＱＩ　１．Ｑｌ　３をオン
状態にして、その増幅動作を速くする。このように２段
階に分けて、センスアンプＳＡの増幅動作を行わせるこ
とによって、相補データ線のハイレベル側の落ち込みを
防止しつつ、高速読み出しを行うことができる。

ロウデコーダＲ−ＤＣＲは、２分割されたロウデコーダ
Ｒ−ＤＣＲＩ、　Ｒ−ＤＣＲ２によって構成される。同
図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分（
ワード線４本分）が代表として示されており、例えば、
アドレス信号１２〜ｉ６を受けるＮチャンネルＭ’０３
ＦＥＴＱ３２〜Ｑ３６及びＰチャンネルＭＯ３ＦＥＴＱ
３７〜Ｑ４１で構成されたＣＭＯ３回路によるＮＡＮＤ
（ナンド）回路で上記４本分のワード線選択信号が形成
される。このＮＡＮＤ回路の出力は、ＣＭＯＳインバー
タＩＶＩで反転され、カットＭ　ＯＳ　Ｆ　ＥＴＱ２８
〜Ｑ３１を通して、スイッチ回路としての伝送ゲートＭ
Ｏ３ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。

また、図示しない第１のロウデコーダＲ−ＤＣＲ１は、
２ビツトの相補アドレス信号ａＯ，ａＯ及びａｌ、ａｌ
（図示せず）で形成されたデコード信号によって選択さ
れる上記同様な伝送ゲートＭＯＳ　Ｆ　ＥＴとカットＭ
Ｏ３ＦＥＴとからなるスイッチ回路を通してワード線選
択タイミング信号φＸから４通りのワード線選択タイミ
ング信号φｘＯＯないしφ）・１１を形成する。これら
のワード線選択タイミング信号φｘ００〜φｘｉｌは、
上記伝送ゲート上記ＭＯ３ＦＥＴＱ２４〜Ｑ２７を介し
て各ワード線に伝えられる。上記ロウデコーダＲ−ＤＣ
Ｒ１とＲ−ＤＣＲ２のようにロウデコーダを２分割する
ことによって、ロウデコーダＲ−ＤＣＲ２のピッチ（間
隔）とワード線のピンチとを合わせることができるので
、半導体基板上において無駄な空間が生じるこ士な（回
路集子を配置することができる。

なお、各ワ・−ド線と接地電位との間には、ＭＯ３ＦＥ
ＴＱ２０〜０．２３が設けられ、そのゲー１〜に上記Ｎ
　Ａ　Ｎ　Ｄ回路の出力が印加されるごとによって、非
選択時のワード線を接地電位に固定させるものである。

また、上記ワード線には、リセット用のＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　０．１ないしＱ４が設けられており、リセット
パルスφｐ１１を受けてこれらの１ｖ１０ＳＦＥＴＱＩ
−Ｑ４がオン状態となることによって、選択されたワー
ド線が接地レベルにリセットされる。

カラムスイッチｃ　−ｓ　’ｖｖは、代表として示され
ているＭＯ８ＦＥＴＱ４２１　Ｑ４３のように、相補デ
ータ線り１石と共通相補データ線ｃＤ、ＣＤを選択的に
結合させる。これらのＭＯ３ＦＥＴＱ４２、Ｑ４３のゲ
ートには、カラムデコーダＣ−ＤＣＲからの選択信号が
供給される。

上記共通相補データ線ＣＤ、ＣＤ間には、上記共通相補
データ線ＣＤ、ＣＤ間を短絡するＭＯ３ＦＥＴＱ４４に
よって構成されたプリチャージ回路ＰＣ２が設けられる
。

この共通相補データ線ＣＤ、ＣＤには、上記センスアン
プＳＡと同様な回路構成のメインアンプＭ、Ａの一対の
入出力ノードが結合されている。

そして、メインアンプＭＡの出力端子は、データ出カバ
ソファＤＯＢの入力端子に接続される。

このデータ出カバソファＤＯＢは、読み出し動作の時に
形成されるタイミング信号φｒｔｖを受けて動作状態に
され、その出力信号を外部端子Ｉ１０から送出する。ま
た、この外部端子Ｉ１０から供給された書込み信号は、
書込み動作の時に形成されるタイミング信号φｒにを受
けて動作状態とされ、相補書込み信号を形成して上記共
通データ線ＣＤ。

ＣＤに伝える。

自動リフレッシュ回路ＲＥＦは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。

このタイマー回路は、外部端子からのりフレッシュ制御
信号ＲＥＳＨをロウレさルにすることにより起動される
。すなわち、チン、プ選択信号ＣＳがハイレベルのとき
にリフレッシュ制御信号ＲＥＳπをロウレベルにすると
、マルチプレクサＭＰＸの切り替え信号φｒｅｆを出力
して、マルチプレクサＭＰＸを上記アドレスカウンタ側
に切り替えて、このアドレスカウンタで形成された相補
アドレス信号１０〜土８　（ここで、外部から供給され
るアドレス信号に対して同相のアドレス信号ａＯと逆相
のアドレス信号１０とを合わせて相補アドレス信号上０
のように表す。このことは、他の相補アドレス信号につ
いても同様である。）をアドレスデコーダＲ−ＤＣＨに
伝えて一本のワード線選択動作によるリフレッシュ動作
（オートリフレッシュ）を行う。このリフレッシュ制御
信号ＲＥＳＨの入力毎にアドレスカウンタの歩進動作が
行われるので、ワード線数だけ上記動作を繰り返すこと
により、全メモリセルをリフレッシュさせることができ
る。また、上記リフレッシュ制御信号ＲＥＩをロウレベ
ルにしつづけると、タイマー回路が作動して　一定時間
毎にパルスを発生ずるので、アドレスカウンタが歩進さ
せられて、この間連続的なりフレッシュ動作をおこなう
。

この実施例では、メモリセルの読み出し動作の高速化を
図るため、上記相補データ線り、Ｄには、次のレベル調
整回路が設けられる。すなわち、各データ線り、　Ｄに
は、一方の電極が接続されたキャパシタＣＩ、Ｃ２が設
けられる。上記キャパシタＣＩの他方の電極は、ダミー
ワード線ＤＷＬに接続され、キャパシタＣ２の他方の電
極は、ダミーワード線ＤＷＬに接続される。

゛　上記ダミーワード線ＤＷＬ　（ＤＷＬ）は、データ
線Ｄ　（Ｄ）に接続されたメモリセルが選択状態にされ
た時、これに同期してロウレベルに低下するようにされ
る。すなわち、一方のデータか泉りに接続されたメモリ
セルが選択状態にされた時、他方のデータ線りのプリチ
ャージレベルが読み出し基準電圧として利用されるが、
この時にはダミーワード線ＤＷＬがロウレベルにされる
ことにより、上記他方のデータ線りとの容量カンプリン
グによって、上記プリチャージレベルを微少レベルタケ
低下さセるものである。

次に、この実施例回路の動作の概要を簡単に説明する。

チップ選択信号Ｃ８がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受けて、相補アドレス信号を形成する。

・このアドレスバッファ回路から供給されたアドレス信
号ａｉの変化をアドレス信号変化検出回ＷｒＥＧが検出
して、そのアドレス信号変化検出パルスφをタイミング
発生回路ＴＧに伝える。このタイミング発生回路ＴＧは
、上記アドレス信号変化検出パルスφにより、タイミン
グ信号φｐａｉ＋φ１）ａ２をロウレベル（タイミング
信号φｐａｌ＋φｐａ２をハイレベル）にしごセンスア
ンプＳＡのパワースイッチＭＯ３ＦＥＴをオフ状態にし
、相補データ線り、Ｄを以前の動作に従ったＶ　ｃｃ、
Ｖ　ｓｓレベルをフローテインク状態で保持させる。

次に、プリチャージ信号φｐｃｗをハイレベルにして、
プリチャージＭＯ５ＦＥＴＱ１４．Ｑ４５及びＱ４６等
をオン状態にすることにより、相補データ線り、Ｄを短
絡してｖｃＣ／２にプリチャージする。この時、この実
施例では、上記ＭＯ３ＦＥＴＱ１４のオン状態によって
上述のように相補データ線り、Ｄの短絡によるＶｃｃ／
２のプリチャージ動作の他、その時の電源電圧Ｖｃｃを
抵抗Ｒ１゜Ｒ２によって分圧して形成されたＶｃｃ／２
を」二記ＭＯ５ＦＥＴＱ４５．Ｑ４６を通して上記相補
データ線り、　Ｄにそれぞれ供給するものである。した
がって、上記以前の動作状態における電源電圧Ｖｃｃと
、上記プリチャージ期間での電源電圧Ｖｃｃとが異なる
場合、言い換えるならば、電源バンプが生じた時には、
上記分圧電圧により相補データ線り、Ｄのプリチャージ
レベルの補正が行われる。

上記分圧抵抗により形成された分圧電圧は、高出力イン
ピーダンスを持つものであるが、上記電源バンプに応じ
て補正する電圧レベルが小さいので、比較的高速にレベ
ル補正が行うことができるとともに、その電流消費を最
少にしている。

このプリチャージに要する時間を待って上記プリチャー
ジパルスφｐｃｗはロウレベルにされる。

そして、ワード線選択タイミング信号φＸがハイレベル
にされる。これにより、マルチプレクサＭＰＸを通して
供給される相補アドレス信号旦」〜１８によって決まる
１つのワード線が選択される。

このため、選択されたワード線に結合された複数のメモ
リセルが選択され、この各メモリセルの情報記憶用ＭＯ
３容量がアドレス選択用ＭＯ３ＦＥＴを介してデータ線
Ｄ（又はＤ）に結合される。

　− すなわち、各相補データ線り、Ｄの１つのメモリセルの
入出力ノードが一方のデータ線Ｄ（又はＤ）に結合され
る。したがって、メモリセルの蓄積電荷とそのデータ線
りのプリチャージ電荷との電荷分散により、そのデータ
線Ｄ（又はＤ）に読み出しレベルが現れる。なお、他方
のデータ線Ｄ（又はＤ）にあっては、上記容量カンプリ
ングによって微少レベルだけプリチャージレベルが低下
させられる。

次に、上記読み出しに要する時間を待って、タイミング
パルスφｐａＬφｐａ２をハイレベルにし、タイミング
パルスφｐａｌ＋φｐａ２をロウレベルにしてセンスア
ンプＳＡを動作させる。これにより、上記相補データ線
り、　Ｄは、ロウレベル、ハイレベルに増幅される。こ
の増幅信号が上記メモリセルに伝えられるので上記失わ
れかかった記憶情報の再書込みがなされる。この時、ワ
ード線は、特に制限されないが、図示しないブートスト
ランプ回路の動作によって昇圧されるので、上記増幅さ
れたハイレベルがそのままレベル損失なく情報記憶用Ｍ
Ｏ８容量に書込まれる。

なお、リフレッシュ動作は、上記アドレス信号が自動リ
フレソンユ回路Ｒ８Ｆにより形成されるものであること
を除き、上記の動作と同様であるので、その説明を省略
する。

また、これ以降の書込み又は読み出し動作は、上記ワー
ド線選択タイミング信号φＸより遅れて形成されるカラ
ムスイッチ選択タイミング信号φｙによりカラムスイッ
チＣ−Ｓ　Ｗが選択され、タイミングパルスφｍａｌ＋
φ宥ａ１及びφｍａ２＋φｉａ２　。

φｒｔｖにより、読み出しの時には、メインアンプＭＡ
、データ出力バッファＤＯＢが動作し、書込めの時には
、データ大カバソファＤＩＢが動作することにより行わ
れる。

この実施例のＲＡＭでは、アドレス信号の変化タイミン
グを検出して、書込み、読み出し及びリフレッシュ動作
に必要な内部タイミング信号を全て形成する。したがっ
て、久部からのタイミング制御が簡素化できるため、内
部同期式のヌタテインク型ＲＡＭと同様に扱い易いもの
となる。そして、メモリセルはグイナミソク型のｌＭＯ
Ｓメモリセルを用いているので大メモリ容ｆ化を実現す
ることができるものとなる。

第３図には、上記実施例回路のメモリセルの読み出し動
作を説明するための波形図が示されている。この実施例
では、一方のデータ３ｊＤに接続されたメモリセルの読
み出しを行う時、そのワード線ＷＬの選択タイミングに
同期して新たに設けたダミーワード線ＤＷＬをロウレベ
ルにして、キャパシタＣＩによる容量カンプリングによ
って、他方のデータ線りのプリチャージレベルＶｃｃ／
２を同図に点線で示すように微少レベルだけ低下させる
ものである（Ｖｃｃ’　／　２　）。したがって、ハイ
レベルＨの読み出しにおいて、ワード線ＷＬの選択レベ
ルが上述のように遅れることによって、その読み出しが
遅れても、読み出し基＄電圧が上記微少レベルだけ低下
したＶｃｃ／２となるので、その差Δ■を大きくできる
ものである。

これにより、基準電圧Ｖｃｃ″／２に対して読み出しロ
ウレベルＬとハイレベルＨの電圧差へ■かは一′同じに
なるタイミングを早くできる。これによりセンスアンプ
ＳＡの動作タイミングをその分早くできるから、読み出
し動作の高速化を図ることができる。ちなみに、本願発
明者の試算によれば、この発明を通用することによって
、アクセスタイムをは５１０％以上短縮することができ
るものである。

〔実施例２〕 第４図には、上記レベル調整回路の他の一実施例の回路
図が示されている。

この実施例では、ダミーセルＤＣによってデータ線のプ
リチャージレベルのレベル調整を行うものである。すな
わち、上記メモリセルと同様なスイ７　チＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｄ及びキャパシタＣＩ’　と、上記キャ
パシタＣ１°にロウレベルをストアするりセントＭＯ３
ＦＥＴＱｄ’とによりダミーセルを構成するものである
。上記構成のダミーセルＤＣ１、ＤＣ：２を相補データ
線り、Ｄにそれぞれ設け、例えば、一方のデータ線りに
接続されたメモリセルを選択した時には、ダミーワード
線ＤＷＬ’をハイレベルにして他方のデータ線りに接続
されるダミーセルＤＣＩを選択状態にする。これにより
、他方のデータ線百の浮遊容量と、上記リセットされた
キャパシタ０１″　とが接続されることによって、他方
のデータ線五のレベルを上記プリチャージレベルＶｃｃ
／２からＶｃｃ’／２のように微少レベルだけ低下させ
ることができる。

〔効　果〕

１１ハーフプリチヤージレベルを容量カップリング又は
ダミーセルを用いて微少レベルだけ低下させることによ
り、ハイレベルとの差電圧を早いタイミングで大きくす
るとこができる。これによって、センスアンプの動作タ
イミングを早くできるから、動作の高速化を図ることが
できるという効果が得られる。

（２）上記ダミーセル又は羊になるカップリング容量を
データ線にｌ　＋１Ｉｉｌ設りるだけでよいので、極め
て簡単な回路を追加するだけで、高速動作と動作マージ
ンの拡大を図ることができるという効果が得られる。

以上本発明省によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限足される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、その周辺回路
がダイナミック型回路により構成され、アドレスストロ
ーブ信号ｎＳ、ＣＡＳにより多重化されて外部アドレス
信号が供給されるようなりイナミンク型ＲＡＭに対して
も上記同様にＶｃｃ／２のプリチャージを行う場合には
、同様に適用することができる。

〔利用分野〕

この発明は、清報記憶用キャパシタと、アドレス信号選
択用のＭＯＳＦＥＴとからなるダイナミック型メモリセ
ルを用いるダイナミックｇＲＡＭであって、ＶＣＣ／２
のプリチャージ方式を沫るものに広く利用できるもので
ある。

【図面の簡単な説明】

第１図は、Ｖｃｃ／２のプリチャージ方式における動作
の一例を説明するための波形図、第２図は、この発明に
係るグイノーミック型ＲＡＭの一実施例を示す回路図、 １３ＦＡは、そのメモリセルの読み出し動作を説明する
丸めの波形図、 第４図は、読み出し基準電圧とし、てのプリチャージレ
ベルのレベルｉｌ［回路の他の一実施例を示す回路図で
ある。 Ｍ−ＡＲＹ・・メモリアレイ、Ｐｃｔ・・プリチャージ
回路、ＳＡ・・センスアンプ、Ｃ−５Ｗ・・カラムスイ
ッチ、Ｒ−ＤＣＲ・・ロウアドレスデコーダ、Ｃ−ＤＣ
Ｒ・・カラムアドレスデコーダ、ＭＡ・・メインアンプ
、ＥＧ・・アトＬ／ス信号変化検出回路、ＴＧ・・タイ
ミング発生回路、ＲＥＦ・・自動リフレッシュ回路、Ｄ
ＯＢ・・データ出力ハノファ、ＤＩＢ・・データ入力バ
ッファ、ｊｖｌ　Ｐ　Ｘ・・マルチプレクジ、ＤＣＩ、
ＤＣ２・・ダミーセル 第　１　図 第　４　図 −ｂｖｖｔ’　φ、Ｃ洲′

Claims (1)

1. 【特許請求の範囲】 １、アドレス選択用ＭＯＳ　Ｆ　ＥＴと情報記憶用キャ
   パシタとからなるメモリセルと、データ線を電源電圧の
   は＼゛半分レベルにプリチャージするプリチャージ回路
   と、メモリセルの読み出し基準電圧として使用される上
   記ブリチャージレベルをメモリセルの選択動作に同期し
   てダミーセルのキャパシタと接続すること又は容量カッ
   プリングによって微少レベルだけ低下させるレベル調整
   回路とを含むことを特徴とするダイナミック型ＲＡＭ。 ２、上記データ線は、一対の平行に配置された相補デー
   タ線として構成され、上記プリチャージ回路は、両デー
   タ線のハイレベルとロウレベルとを短絡するＭＯＳＦＥ
   Ｔにより構成されるものであることを特徴とする特許請
   求の範囲第１項記載のダイナミック型ＲＡＭ。