JPS62121995A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭに関するもので、例
えば、ハーフプリチャージ方式のダイナミック型ＲＡＭ
　（ランダム・アクセス・メモリ）に利用して有効な技
術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルは
、情報記憶キャパシタＣｓとアドレス選択用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　ｍとからなり、論理１１”。

“０′″の情報はキャパシタＣ５に電荷が有るか無いか
の形で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱ
ｍをオン状態にしてキャパシタＣｓを共通のデータ線り
につなぎ、データ線りの電位にキャパシタＣ３にＭａさ
れた電荷量に応じてどのような変化が起きるかをセンス
することによって行われる。上記キャパシタＣｓは、ゲ
ート電極とチャンネル間を利用したＭＯ３容量が利用さ
れる。

このため、上記ゲート電極に電源電圧が定禽的に供給さ
れること又はイオン打ち込み法によって、ゲート電極下
の半導体表面にチャンネルが形成される。また、上記メ
モリセルの読み出し基準電圧を形成する方式として、デ
ータ線のハーフプリチャージ方式（又はダミーセルレス
方式）が公知である〔例えば、アイニスニスジーシー　
ダイジェスト　オフ　テクニカル　ベーバーズ（Ｉ　５
ＳＣＣＤＩＧＩＳ１’　ＯＦ　ＴＨＣＨＮＩ（：ＡＬ　
ＰＡＰＨＪ？Ｓ）誌１９８４年、第２７６頁〜第２７７
頁、又は日経マグロウヒル社１９８５年２月１１日付ｒ
日経エレクトロニクス」第２４３頁〜第２６３頁参照〕
。

ところで、上記のようなダイナミック型メモリセルにお
ける蓄積電荷量のマージンを評価する手法としては、電
源電圧のバンプ試験や動作電源電圧マージン試験がある
。しかしながら、上記いずれの手法においても、センス
アンプや出力回路等の周辺回路のマージンも込みで評価
してしまうので、正確な蓄積電荷量のマージン評価には
ならない、また、個々のメモリセルの読み出し信号量そ
のものを直接的に実測することは、回路技術的に不可能
に近いものである。したがって、プロセスバラツキによ
って容量値が減少させられたＭＯ５容量を見い出すこと
が極めて困難となり、ダイナミック型ＲＡＭの信頼性を
低くする原因となっている。

〔発明の目的〕

この発明の目的は、メモリセルの評価を正確に行うこと
のできる回路機能を付加したダイナミック型ＲＡＭを提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ＩＩ書の記述および添付図面から明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型メモリセルのＭＯ３容量のゲ
ート電極にスイッチＭＯＳＦＥＴを介して選択的に所定
のバイアス電圧を供給するようにし、このスイッチＭＯ
ＳＦＥＴをオフ状態にし°Ｃ所定の電極から上記ＭＯ３
容量のゲートに任意の電圧を供給を可能にするものであ
る。

〔実施例〕

第１図には、この発明をダイナミック型ＲＡＭに通用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知のＣＭＯ３（相補型ＭＯ５）集積回路の
製造技術によって、１個の単結晶シリコンのような半導
体基板上において形成される。同図において、ソース・
ドレイン間に直線が付加されたＭＯＳＦＥＴｒはＰチャ
ンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。Ｎチャンネル間ＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基板ケートを構成する。Ｐチャンネ
ル間ＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖｃｃに結合される。

基板バイアス電圧発生回路ＶＢＧは、半導体基板に供給
すべき負のバックバイアス電圧−ｖｂｂを発生する。こ
れによって、ＮチャンネルＭＯＳＦＥＴの基板ゲートに
バックバイアス電圧が加えられることになり、そのソー
ス、ドレインと基板間の寄生容量値が減少させられるた
め回路の高速動作化が図られると共に基板に発生ずる少
数キャリアの吸収を行うことができるためリフレッシュ
周期を長くすることができる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳＦＥＴのソース、ドレイン及びチャンネル
形成領域（ゲート形成領域）とされた表面部分以外には
、公知の選択酸化法によって形成された比較厚い厚さの
フィールド絶縁膜が形成されている。キャパシタ形成領
域は、特に制限されないが、キャパシタ形成領域上には
、比較的薄い厚さの絶縁膜（＠化膿）を介して１層目ポ
リシリコン層が形成されている。１層目ポリシリコン層
は、フィールド絶縁膜上まで延長されている。１層目ポ
リシリコン層の表面には、それ自体の熱酸化によって形
成された薄い酸化膜が形成されている。キャパシタ形成
領域における半導体基板表面には、特に制限されないが
、イオン打ち込み法によるＮ型領域（チャンネル領域）
が形成される。これによって、１層目ポリシリコン層、
薄い絶縁膜及びチャンネル領域からなるキャパシタが形
成される。フィールド酸化膜上の１層目ポリシリコン層
は、１　ｆｉｉの配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線は、２層目ポリシリコン層から構成される。フィール
ド絶縁膜、１層目及び２層目ポリシリコン層によって覆
われていない活性領域表面には、それらを不純物導入マ
スクとして使用する公知の不純物導入技術によってソー
ス、ドレイン及び半導体配線領域が形成されている。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されている。後で説明するメモリアレイに
おけるデータ線は、特に制限されないが、この眉間絶縁
膜上に延長された導体層から構成される。眉間絶縁膜上
及び導体層上を含む半導体基板表面は、窒化シリコン膜
とフォスフオシリケードガラス膜とからなるようなファ
イナルパソシベーシッン膜によって覆われている。

メモリアレイＭ−ＡＲＹは、特に制限されないが、２交
点（折り返しビット線）方式とされる。

第１図には、その一対の行が具体的に示されている。一
対の平行に配置された相補データ線（ビット線又はディ
ジット線）Ｄ、Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍ
と情報記憶用キャパシタＣｓとで構成された複数のメモ
リセルのそれぞれの入出力ノードが同図に示すように所
定の規則性をもって配分されて結合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ５のように、相補データ線り、　０間に設けられ
たスイッチＭＯＳ　Ｆ　ＥＴにより構成される。このＭ
ＯＳ　Ｆ　ＥＴＱ　５は、そのゲートにチップ選択状態
に発生されるプリチャージ信号φｐｃが供給されること
によって、チップ非選択状態のときにオン状態にされる
。これにより、前の動作サイクルにおいて、後述するセ
ンスアンプＳＡの増幅動作による相補データ線り、Ｄの
ハイレベルとロウレベルを短絡して、相補データ線り、
　Ｄを約Ｖｃｃ／２のプリチャージ電圧とする。なお、
ＲＡＭがチップ非選択状態にされ、上記プリチャージＭ
ＯＳＦＥＴＱ５等がオン状態にされる前に、上記センス
アンプＳＡは非動作状態にされる。これにより、上記相
補データ線り、Ｄはハイインピーダンス状態でハイレベ
ルとロウレベルを保持するものとなっている。また、Ｒ
ＡＭが動作状態にされると、センスアンプＳＡが動作状
態にされる前に上記プリチャージＭＯＳＦＥＴＱ５等は
オフ状態にされる。これにより、相補データ線り、　Ｄ
は、ハイインピーダンス状態で上記ハーフプリチャージ
レベルを保持するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータ線り、Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作において、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡは、その単位回路ＵＳＡが例示的に示
されており、ＰチャンネルＭＯＳＦＥＴＱ？、Ｑ９と、
ＮチャンネルＭＯＳＦＥＴＱ６゜Ｑ８とからなるＣＭＯ
Ｓラッチ回路で構成され、その一対の入出力ノードが上
記相補データ線り。

Ｄに結合されている。また、上記ラッチ回路には、特に
制限されないが、並列形態のＰチャンネルＭＯＳＦＥＴ
Ｑ１２．Ｑ１３を通して電源電圧Ｖｃｃが供給され、並
列形態のＮチャンネルＭＯＳＦＥＴＱ１０．Ｑｌｌを通
して回路の接地電圧Ｖｓｓが供給される。これらのパワ
ースイッチＭＯＳＦＥＴＱ１０．Ｑｌｌ及びＭＯＳＦＥ
ＴＱＩ２．Ｑ１３は、同じメモリマット内の他の同様な
行に設けられたランチ回路（１１位回路）に対して共通
に用いられる。言い換えるならば、同じメモリマット内
のラッチ回路におけるＰチャンネルＭＯＳＦＥＴとＮチ
ャンネルＭＯＳＦＥＴとはそれぞれそのソースＰＳ及び
ＳＮが共通接続される。

上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２のゲートには、動
作サイクルではセンスアンプＳＡを活性化させる相補タ
イミングパルスφｐａｌ　、　　φｐａｌが印加され、
ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３のゲートには、上記タ
イミングパルスφｐａｌ　、　　φｐａｌより遅れた、
相補タイミングパルスφｐａ２　＊　　φｐａ２が印加
される。このようにすることによって、センスアンプＳ
Ａの動作は２段階に分けられる。タイミングパルスφｐ
ａＬφｐａｌが発生されたとき、すなわち第１段階にお
いては、比較的小さいコンダクタンスを持つＭＯＳＦＥ
ＴＱＩ　Ｏ及びＱ１２による電流制限作用によってメモ
リセルからの一対のデータ線間に与えられた微小読み出
し電圧は、不所望なレベル変動を受けることなく増幅さ
れる。上記センスアンプＳＡでの増幅動作によって相補
データ線電位の差が大きくされた後、タイミングパルス
φｐａ２＋φｐａ２が発生されると、すなわち第２段階
に入ると、比較的大きなコンダクタンスを持つＭＯＳＦ
ＥＴＱＩ　１．Ｑｌ　３がオン状態にされる。

センスアンプＳＡの増幅動作ハ、ＭＯＳＦＥＴＱＩ１、
Ｑ１３がオン状態にされることによって速くされる。こ
のように２段階に分けて、センスアンプＳＡの増幅動作
を行わせることによって、相補データ線の不所望なレベ
ル変化を防止しつつデータの高速読み出しを行うことが
できる。

ロウデコーダＲ−ＤＣＲは、特に制限されないが、２分
割されたロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２との
組み合わせによって構成される。

同図には、第２のロウデコーダＲ−ＤＣＲ２の１回路分
（ワード線４本分）が代表として示されている０図示の
構成に従うと、アドレス信号１２〜丁ｍを受けるＮチャ
ンネルＭＯＳＦＥＴＱ３２〜Ｑ３４と、ＰチャンネルＭ
ＯＳＦＥＴＱ３５〜Ｑ３７とで構成された０Ｍ０５回路
によるＮＡＮＤ（ナンド）回路で上記４本分のワード線
選択信号が形成される。このＮＡＮＤ回路の出力は、Ｃ
ＭＯＳインバータＩＶＩで反転され、カットＭＯＳＦＥ
ＴＱ２８〜Ｑ３１を通して、スイッチ回路としての伝送
ゲートＭＯＳＦＥＴＱ２４〜Ｑ２７のゲートに伝えられ
る。

第１のロウデコーダＲ−ＤＣＲ１は、その具体的回路を
図示しないが、２ビツトの相補アドレス信号ａｏ、ａＯ
及びａＬ丁ｌで形成されたデコード信号によって選択さ
れる上記同様な伝送ゲー）ＭＯＳＦＥＴとカットＭＯＳ
ＦＥＴとからなるスイッチ回路を通してワード線選択タ
イミング信号φＸから４通りのワード線選択タイミング
信号φｘ００ないしφに１１を形成する。これらのワー
ド線選択タイミング信号φｘ００〜φｘｌｌは、上記伝
送ゲート上記ＭＯＳＦＥＴＱ２４〜Ｑ２７を介して各ワ
ード線に伝えられる。

特に制限されないが、タイミング信号φＸ００は、アド
レス信号ＴＯ及び丁１がハイレベルにされているとき、
タイミング信号φＸに同期してハイレベルにされる。同
様に、タイミング信号φｘｏｌ、φｘｌＯ及びφｘｌｌ
は、それぞれアドレス信号ａＯ及び丁１、及びａＯ及び
ａｌ、及びａＯ及びａｌがハイレベルにされているとき
タイミング信号φＸに同期してハイレベルにされる。

これによって、アドレス信号ａ１及びＴ１は、複数のワ
ード線のうちのデータ線りに結合されたメモリセルに対
応されたワード線群（ＷＯ，Ｗｌ、以下、第１ワード線
群と称する）と、データ線りに結合されたメモリセルに
対応されたワード線群（Ｗ２、Ｗ３、以下、第２ワード
線群と称する）とを識別するための一種のワード線群選
択信号とみなされる。

ロウデコーダＲ−ＤＣＲ１とＲ−ＤＣＲ２のようにロウ
デコーダを２分割することによって、ロウデコーダＲ−
ＤＣＲ２のピッチ（間隔）とワード線のピッチとを合わ
せることができる。その結果、無駄な空間が半導体基板
上に生じない。各ワード線と接地電位との間には、ＭＯ
ＳＦＥＴＱ２０〜Ｑ２３が設けられ、そのゲートに上記
Ｎ　Ａ　Ｎ０回路の出力が印加されることによって、非
選択時のワード線を接地電位に固定させるものである。

特に制限されないが、上記ワード線には、その遠端側（
デコーダ側と反対側の端）にリセット用のＭＯＳＦＥＴ
ＱＩ〜Ｑ４が設けられており、リセットパルスφρ−を
受けてこれらのＭＯＳＦＥＴＱ１〜Ｑ４がオン状態とな
ることによって、選択されたワード線がその両端から接
地レベルにリセットされる。

カラムスイッチＣ−５Ｗは、代表として示されているＭ
ＯＳＦＥＴＱ４２．Ｑ４３のように、相補データ線り、
Ｄと共通相補データ線ＣＤ、ＣＤを選択的に結合させる
。これらのＭＯＳ　Ｆ　ＥＴＱ４２、Ｑ４３のゲートに
は、カラムデコーダＣ−ＤＣＲからの選択信号が供給さ
れる。

ロウアドレスバッファＲ−ＡＤＢは、外部端子から供給
されたロウアドレスストローブ信号ＲＡＳに基づいて後
述するタイミング発生回路ＴＧにより形成されたタイミ
ング信号（図示せず）により動作状態にされ、その動作
状態において上記ロウアドレスストローブ信号ＲＡＳに
同期して外部端子から供給されたアドレス信号ＡＯ〜Ａ
ｍを取り込み、それを保持するととに内部相補アドレス
信号ユ０〜１ｍを形成して上記ロウアドレスデコーダＲ
−ＤＣＲ１及びＲ−ＤＣＲ２に伝える。ここで、上記外
部端子から供給されたアドレス信号ＡＯと同相の内部ア
ドレス信号ａＯと逆相の内部アドレス信号子０とを合わ
せて相補アドレス信号ａＯのように表している（以下、
同じ）。ロウアドレスデコーダＲ−ＤＣＲ１とＲ−ＤＣ
Ｒ２は、上述のように上記相補アドレス信号１０〜１ｍ
を解読して、ワード線選択タイミング信号φＸに同期し
てワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ＡＤＢは、外部端子
から供給されたカラムアドレスストローブ信号ＣＡＳに
基づいて後述するタイミング発生回路ＴＧにより形成さ
れたタイミング信号（図示せず）により動作状態にされ
、その動作状態において上記カラムアドレスストローブ
信号ＣＡＳに同期して外部端子から供給されたアドレス
信号ＡＯ〜Ａｎを取り込み、それを保持するととに内部
相補アドレス信号上０〜ａｎを形成してカラムアドレス
デコーダＣ−ＤＣＨに伝える。

カラムデコーダＣ−０ＣＲは、データ線選択タイミング
信号φｙによってカラム選択タイミングが制御され、カ
ラムアドレスバッファＣ−ＡＤＢから供給される内部ア
ドレス信号ａＯ〜ａｎと逆相のアドレス信号ａＯ〜ａｎ
からなる相補アドレス信号１０〜１ｎを解読することに
よって上記カラムスイッチＣ−５Ｗに供給すべき選択信
号を形成する。

なお、同図においては、ロウアドレスバッファＲ−ＡＤ
ＢとカラムアドレスバッファＣ−ＡＤＢを合わせてアド
レスバッファＲ，Ｃ−ＡＤＢのように表している。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯＳＦＥＴＱ
４４が設けられている。この共通相補データ線ＣＤ、Ｃ
Ｄには、上記単位のセンスアンプＵＳＡと同様な回路構
成のメインアンプＭへの一対の入出力ノードが結合され
ている。このメインアンプの出力信号は、データ出力バ
ッファＤＯＢを介して外部端子Ｄｏｕｔへ送出される。

読み出し動作ならば、データ出力バッファＤＯＢはその
タイミング信号φｒｗによって動作状態にされ、上記メ
インアンプＭＡの出力信号を増幅して外部端子Ｉ１０か
ら送出する。なお、書込み動作なら、上記タイミング信
号φｒ−によってデータ出力バッファＤＯＢの出力はハ
イインピーダンス状態される。

上記共通相補データ線ＣＤ、ＣＤは、データ人力バッフ
ァＤＩＢの出力端子が結合される。書込み動作ならば、
データ入力バッファＤＩＢは、そのタイミング信号φｒ
ＴＩ４によって動作状態にされ、外部端子Ｄｉｎから供
給された書込み信号に従った相補書込み信号を上記共通
相補データ線ＣＤ、　ＣＤに伝えることにより、選択さ
れたメモリセルへの書込みが行われる。なお、読み出し
動作なら、上記タイミング信号φｒ９４によってデータ
人力バッファＤＩＢの出力はハイインピーダンス状態に
される。

上記のようにアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍと情
報記憶用キャパシタＣ３とからなるダイナミック型メモ
リセルへの書込み動作において、情報記憶用キャパシタ
Ｃｓにフルライトを行うため、言い換えるならば、アド
レス選択用ＭＯＳ　Ｆ　ＥＴＱｍ等のしきい値電圧によ
り情報記憶用キャパシタＣ３への書込みハイレベルのレ
ベル損失が生じないようにするため、ワード線選択タイ
ミング信号φＸによって起動されるワード線ブートスト
ラップ回路（図示せず）が設けられる。このワード線ブ
ートストラップ回路は、ワード線選択タイミング信号φ
Ｘとその遅延信号を用いて、ワード線選択タイミング信
号φＸのハイレベルを電源電圧Ｖｃｃ以上の高レベルと
する。

上述した各種タイミング信号は、次のタイミング発生回
路ＴＧにより形成される。タイミング発生回路ＴＧは、
上記代表として示された主要なタイミング信号等を形成
する。すなわち、このタイミング発生回路ＴＧは、外部
端子から供給されたアドレスストローブ信号ＲＡＳ及び
ＣＡＳと、ライトイネーブル信号ＷＥとを受けて、上記
一連の各種タイミングパルスを形成する。

回路記号ＲＥＦＣで示されているのは、自動リフレッシ
ュ回路であり、リフレッシュアドレスカウンタ、タイマ
ー等を含んでいる。この自動リフレッシュ回路ＲＥＦＣ
は、特に制限されないが、アドレスストローブ信号ＲＡ
ＳとＣＡＳを受ける論理回路により、ロウアドレススト
ローブ信号ＲＡＳがロウレベルにされる前にカラムアド
レスストローブ信号ＣＡＳがロウレベルにされたとき、
それをリフレッシュモードとして判定し、上記ロウアド
レスストローブ信号ＲＡＳをクロックとするアドレスカ
ウンタ回路により形成されたリフレッシュアドレス信号
ａＱ’−ｗａｎ”を送出させる。

このリフレッシエアドレス信号ａＯ°〜ａｍ″は、マル
チプレクサ機能を持つ上記ロウアドレスバッファＲ−Ａ
ＤＨを介してロウアドレスデコーダ回路Ｒ−ＤＣＲ１及
びＲ−ＤＣＲ２に伝えられる。

このため、リフレッシュ制御回路ＲＥＦＣは、リフレッ
シュモードのとき、上記アドレスバッファＲ−ＡＤＨの
切り換えを行う制御ｆＲ号を発生させる（図示せず）。

これによって、リフレッシュアドレス信号ａＱＩ　〜ａ
ｍ’　に対応された一本のワード線選択によるリフレッ
シュ動作が実行される（ＣＡＳビフォワーＲＡＳリフレ
ッシュ）。

この実施例では、特に制限されないが、電源変動に対応
して変動する読み出し基準電圧としてのハーフプリチャ
ージ電圧とメモリセルの保持電圧との相対的なレベルマ
ージンを太き（するため、上記メモリセルを構成するＭ
ＯＳ容量からなる情報記憶用キャパシタＣ３のゲート電
極（プレート）には、ハーフプリチャージ電圧とはゾ同
じＶｃｃ／２に設定されたプレート電圧ＶＧが供給され
る。

このプレート電圧ＶＧは、電圧発生回路ＶＧＧにより形
成される。この場合、上記ＭＯ３容量のゲート電極に与
えられる電圧として、電源電圧又は回路の接地電位とす
ると、電源電圧の変動（バンプ）に対して、その読み出
しレベルマージンが悪くなる。例えば、上記ＭＯ３容量
のゲート電極に接地電位が与えられる構成において、約
４ｖの電源電圧ＶＣＣのもとで書き込みが行われたメモ
リセルの記憶情報を、約６ｖのように高くされた電源電
圧Ｖｃｃのもとで読み出し動作が行われる場合、上記電
源電圧の変動に従ってハーフプリチャージ電圧が約３ｖ
のように高くされるので、メモリセルの書き込みハイレ
ベル（４ｖ）に対するレベルマージンが悪化する。逆に
、上記ＭＯ３容量のゲート電極に回路の電源電圧が与え
られる構成においては、ロウレベル（回路の接地電位側
）が約２Ｖのように上昇させられるので逆にロウレベル
側のレベルマージンが悪化してしまう。

そこで、この実施例では、上記ハーフプリチャージ方式
のダイナミック型ＲＡＭにおいて、上述のようにダイナ
ミック型メモリセルを構成するＭＯ８容量のゲート電圧
に約Ｖｃｃ／２のバイアス電圧ＶＧを供給してレベルマ
ージンの向上を図るものである。

なお、ハーフプリチャージ方式では、フローティング状
態の相補データ線を単に短絡するものであるので、チッ
プ非選択期間が長くされると、相補データ線に結合され
るアドレス選択用ＭＯＳＦＥＴのドレインリーク電流等
によってレベル低下が生じてしまう。そこで、この実施
例では、特に制限されないが、そのレベル補償のために
も上記電圧発生回路ＶＧＧが利用される。すなわち、各
単位回路ＵＳＡにおける一方の共通ソース線ＮＳに、ス
イッチＭＯＳＦＥＴＱ５０を介して電圧ＶＧ゛が供給さ
れる。また、この共通ソース線ＮＳと一方のデータ線り
との間にスイッチＭＯＳＦＥＴＱ５１が設けられる。こ
れらのこれらのスイッチＭＯＳＦＥＴＱ５０．Ｑ５１は
、そのゲートに上記プリチャージ信号φｐｃが供給され
ることによって、プリチャージ期間のみオン状態にされ
る。

これにより、チップ非選択期間（プリチャージ期間）に
おいて、上記電圧ＶＱ’がスイッチＭＯＳＦＥＴＱ５０
．Ｑ５１を介してデータ線りに供給−される。このとき
上記データ線りは、プリチャージＭＯＳＦＥＴＱ５によ
り他方のデータ線りに接続されているから、両データ線
り、　　Ｄのプリチャージ電圧のリーク電流によるレベ
ル補償を行うことができる。上記構成に代え、他方のデ
ータ線りにも上記スイッチＭＯＳＦＥＴＱ５１と同様な
スイッチＭＯＳ　Ｆ　ＥＴを設けることにより、相補デ
ータ線り、Ｄの双方に対してレベル補償電圧ＶＣをより
均等に供給するものであってもよい、なお、図示しない
が上記共通ソース線ＮＳと２８間には、そのゲートに上
記プリチャージ信号７ｐｃが供給されたスイッチＭＯＳ
ＦＥＴが設けられ、相補データ線り、　Ｄのプリチャー
ジ動作と同様に、プリチャージ期間においてセンスアン
プＳＡの共通ソース線ＮＳとＰＳを八−フプリチャージ
電位にするものである。

第２図には、上記電圧発生回路ＶＧＧの一実施例の回路
図が示されている。

電源電圧Ｖｃｃと分圧点（Ｖｃｃ／２）との間には、Ｐ
チャンネルＭＯＳＦＥＴ５２にそのドレインとゲートが
共通接続されたダイオード形態のＮチャンネルＭＯＳＦ
ＥＴＱ５３が直列接続される。上記分圧点（Ｖｃｃ／２
）と回路の接地電位Ｖｓｓとの間には、そのゲートとド
レインが共通接続されたダイオード形態のＰチャンネル
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５４とＮチャンネルＭＯＳ
ＦＥＴＱ５５とが直列接続される。上記ＰチャンネルＭ
ＯＳＦＥＴＱ５２とＮチャンネルＭＯＳＦＥＴＱ５５の
ゲートは、特に制限されないが、上記分圧点Ｖｃｃ／２
に接続されることにより、抵抗手段として動作させられ
る。これらのＭＯＳＦＥＴＱ５２及びＱ５５は、そのコ
ンダクタンスが小さく設定されることにより、そこに流
れる直流電流の電流値が小さく設定される。

上記ダイオード形態のＮチャンネルＭＯＳＦＥＴＱ５３
の共通化されたゲート、ドレインは、Ｎチャンネル出力
ＭＯＳＦＥＴＱ５６のゲートに供給される。上記ダイオ
ード形態のＰチャンネルＭＯＳＦＥＴＱ５４の共通化さ
れたゲート、ドレインは、Ｐチャンネル出力ＭＯＳＦＥ
ＴＱ５７のゲートに供給される。これらの出力ＭＯＳＦ
ＥＴＱ５６、Ｑ５７は、それぞれのドレインが電源電圧
Ｖｃｃと回路の接地電位に接続されるとともに、そのソ
ースが共通接続されて出力電圧ＶＧ’を送出するもので
ある。この出力電圧ＶＣ’　は、上記相補データ線り、
　Ｄにおけるプリチャージレベルのレベル補償回路に供
給される。

上記再出力ＭＯＳＦＥＴＱ５６とＱ５７を通して直流（
貫通）電流が流れるのを防止するため、言い換えるなら
ば、上記分圧電圧Ｖｃｃ／２により両ＭＯＳＦＥＴＱ５
６．Ｑ５７が同時にオン状態にされるのことがないよう
にするため、上記ＭＯＳＦＥＴＱ５３のしきい値電圧Ｖ
Ｌｈｎｌは、それに対応された出力ＭＯＳＦＥＴＱ５６
のしきい値電圧Ｖ　ｔｈｎ２より絶対値的に小さく設定
され、上記ＭＯＳＦＥＴＱ５４（７）しきい値電圧Ｖ　
ｔｈｐｌは、それに対応された出力ＭＯＳＦＥＴＱ５７
のしきい値電圧Ｖ　ｔｈｐ２より絶対値的に小さく設定
される。

これにより、例えば出力電圧ＶＧ’がＶｃｃ／２のとき
出力ＭＯＳＦＥＴＱ５６のソース電位はＶｃｃ／２にさ
れる。これに対して、そのゲート電圧は、上記Ｖｃｃ／
２の分圧電圧をダイオード形態のＭＯＳＦＥＴＱ５３の
しきい値電圧より高（レベルシフトされた電圧Ｖｃｃ／
　２　＋　Ｖ　ｔｈｎｌにされる。

このような状態では、ＭＯＳＦＥＴＱ５６は、そのゲー
トソース間にそのしきい値電圧Ｖ　ｔｈｎ２より小さな
上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５３の上記しきい値電
圧Ｖ　ｔｈｎｌ分しか印加されないからオフ状態にされ
る。このことは、Ｐチャンネル出力ＭＯ８ＦＥＴＱ５７
においても同様である。これにより、再出力ＭＯＳＦＥ
ＴＱ５６とＱ５７が共にオフ状態にされるので、両ＭＯ
ＳＦＥＴＱ５６．Ｑ５７を通して直流電流が流れること
はない。

電源電圧Ｖｃｃの上昇によって、上記電圧ＶＣ’が出力
ＭＯＳＦＥＴＱ５６（７）ゲート電圧（Ｖｃｃ／２　＋
　Ｖ　ｔｈｎｌ）に対して相対的に低下させられ、その
差電圧がＶ　ｔｈ２より大きくされるとＭＯＳＦＥＴＱ
５６がオン状態にされ、出力電圧ＶＣ’をＶｃｃ／　２
　＋　Ｖ　ｔｈｌ　−Ｖ　ｔｈ２まで上昇させる。この
ように電源電圧Ｖｃｃが上昇した場合には、Ｐチャンネ
ル出力ＭＯＳＦＥＴＱ５７は、そのゲート電圧（Ｖ　ｃ
ｃ／　２−　Ｖ　ｔｈｐｌ）の上昇に伴って、そのゲー
ト、ソース間がより逆バイアスされる結果、オフ状態を
維持する。

ｆｌ源電圧Ｖｃｃの低下によって、上記電圧ｖＧ゛が出
力ＭＯＳＦＥＴＱ５７のゲート電圧（Ｖｃｃ／２てＶｔ
ｈｐｌ）に対して相対的に高くさせられ、その差電圧が
Ｖ　ｔｈｐ２より大きくされるとＭＯＳ　Ｆ　ＥＴＱ５
７がオン状態にされる。このＭＯＳＦＥＴＱ５７のオン
状態により、出力電圧■Ｇ゛をＶｃｃ／　２−　Ｖ　ｔ
ｈｐｌ　＋　Ｖ　ｔｈｐ２まで低下させる。このように
電源電圧Ｖｃｃが低下した場合には、ＮチャンネルＭＯ
ＳＦＥＴＱ５６は、そのゲー（・電圧（Ｖｃｃ／　２　
＋　Ｖ　ｔｈｎｌの低下に伴って、そのゲート、ソース
間がより逆バイアスされる結果オフ状態を維持するもの
である。

なお、電源電圧Ｖｃｃが一定の場合、リーク電流により
電圧ｖＧ′に変動が生じると、上記分圧電圧Ｖｃｃ／２
を基準にして、その変動が上記対応するＭＯＳＦＥＴＱ
５３とＱ５６とのしきい値電圧Ｖ　ｔｈｎｌとＶ　ｔｂ
ｎ２及びＭＯＳＦＥＴＱ５４とＱ５７とのしきい値電圧
ｖ　ｔｈｐｌとＶ　ｔｈＰ２のそれぞれの差分を越えた
とき、それぞれの出力ＭＯＳＦＥＴＱ５６又はＱ５７が
オン状態になって、そのレベル補償を行うものである。

上記再出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５６とＱ５７は
、同時にオン状態にされることがなく、その動作電流は
全て出力電流とされる。したがって、出力ＭＯＳＦＥＴ
Ｑ５６とＱ５７のコンダクタンスを大きく設定して大き
な出力電流、言い換えるならば、出力インピーダンスを
小さくすることができるものとなる。

この実施例では、メモリセルを構成するＭＯ３容量Ｃｓ
の容量値のプロセスバラツキを評価するために、上記出
力電圧ＶＧ”は、特に制限されないが、Ｎチャンネルス
イッチＭＯＳＦＥＴＱ５８を介して上記ＭＯ３容量Ｃｓ
のゲート電極（プレート）ニ供給される。上記ＭＯＳＦ
ＥＴＱ５８のゲートには、特に制限されないが、直列抵
抗Ｒ１゜Ｒ２を介して定常的に電源電圧Ｖｃｃが供給さ
れる。

このスイッチＭＯＳＦＥＴＱ５８を選択的にオフ状態に
させるため、上記抵抗Ｒ１とＲ２の接続点には、電極Ｐ
１が設けられる。上記電極Ｐ１に回路の接地電位のよう
なロウレベルを供給することによって、上記ＭＯＳＦＥ
ＴＱ５　Ｂをオフ状態にさせることができる。

上記スイッチＭＯＳＦＥＴＱ５　Ｂの出力側には、任意
のバイアス電圧を供給するたの電極Ｐ２が抵抗Ｒ３を介
して接続される。これにより、上記ＭＯＳＦＥＴＱ５８
をオフ状態にして、上記電極Ｐ２から任意のバイアス電
圧をＭＯ３容量Ｃ３のゲートに供給することができる。

上記電極Ｐ１とＲ２は、特に制限されないが、外部端子
に接続されない測定用電極とされる。このため、半導体
ウェハ上にダイナミック型ＲＡＭが完成された後のブロ
ービングにおいて、上記電極Ｐ１には、プローブから回
路の接地電位が与えられ、電極Ｐ２にはプローブを通し
てテスター側から所定のバイアス電圧が供給される。

ＭＯ５Ｏ５容量Ｃ８イオン打ち込みによってチャンネル
が形成されている。このようなＭＯ３容量Ｃｓの容量値
がプロセスバラツキによって小さくされたものを検出す
るため、例えばＯｖ又は−１ｖのような通常の動作条件
（Ｖｃｃ／２）に比べて実質的な容量値を小さくさせる
ようなバイアス電圧を電極Ｐ２から供給して、書き込み
／読み出し試験を行うものである。プロセスバラツキに
よって容量値が小さくされたＭＯ３容量Ｃｓは、上記の
ようなバイアス電圧の供給によって、さらに容量値が小
さくされるから、書き込み／読み出し不良とし°Ｃ個別
に検出することができる。

なお、通常動作状態においては、ＭＯＳＦＥＴ０５Ｂの
ゲートには、抵抗Ｒ１とＲ２を介して電源電圧Ｖｃｃが
供給される。これによって、ＭＯＳＦＥＴＱ５８がオン
状態にされ、上記電圧発生回路Ｖ　Ｇ　Ｇにより形成し
た約Ｖｃｃ／２の電圧をＭ０Ｓ容量Ｃｓのゲート電極に
法えるものである。

〔効　果〕

（１１ダイナミツク型メモリセルを構成するＭＯ３容量
のゲ・−トに、任意のバイアス電圧を供給できるように
することによって、ＭＯ３容量の実質的な容量値を変化
させることができる。これにより、通常の動作状態に比
べてその実質的な容量値を小さくさせるようなバイアス
電圧を供給し、書き込み／読み出しを行うことによって
、ＭＯ３容量の蓄１ｉｌＩ電荷量のマージンを直接的に
評価することができるという効果が得られる。

（２）上記（１）により、高信頼性の高いダイナミック
型ＲＡＭの選別を行うことができるという効果が得られ
る。

（３１Ｍ　ＯＳ容量のゲートに供給すべき電圧発生回路
として、ソースフォロワ形態のＮチャンネル出力ＭＯＳ
ＦＥＴとＰチャンネル出力ＭＯＳＦＥＴを直列接続して
共通ソース点から出力電圧を得るとともに、再出力ＭＯ
Ｓ　Ｆ　ＥＴのゲートに、それぞれの出力ＭＯＳＦＥＴ
のしきい値電圧より絶対値的に大きくされたしきい値電
圧を持つ同じ導電型のダイオード形態のＭＯＳＦＥＴに
より共通の分圧電圧をレベルシフトして供給することに
より、上記前ＭＯＳ　Ｆ　８７間で直流電流が流れるの
を防止することができる。これによって、出力ＭＯＳＦ
ＥＴに流れる電流を全て出力電流として用いることがで
きるから、低消費電力化を図ることができるという効果
が得られる。

（４）ハーフプリチャージ方式のダイナミック型ＲＡＭ
のメモリセルのプレート電圧（ＭＯ５容量のゲート電圧
）をハーフプリチャージ電圧と等しくさせることにより
、電源電圧Ｖｃｃの変動に対応して変化するハーフプリ
チャージ電圧〈読み出し基準電圧）に追随させて情報記
憶用キャパシタの基準電圧を変化させることができる。

これにより、電源変動による情報記憶キャパシタに保持
された電圧がハーフプリチャージ電圧に追随して変化す
るものであるので、そのレベルマージンを大きくできる
ため、上記（１）の効果と相俟ってレベルマージンの大
きなダイナミック型ＲＡＭを得ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、上記第２図に
示したＭＯＳＦＥＴＱ５２、Ｑ５５に代え高抵抗値を持
つポリシリコン層を用いてもよい。この場合には、個々
のポリシリコン層の絶対値的な抵抗値のプロセスバラツ
キに影響されない、そのパターン比に従った精度の高い
分圧電圧（例えばＶｃｃ／２）を形成することができる
。また、電圧発生回路におけるダイオード形態のＭＯＳ
ＦＥＴとそれに対応した出力ＭＯＳＦＥＴとのしきい値
電圧を異ならせる方法は、ＭＯＳＦＥＴのチャンネル長
を異ならせるもの、ゲート絶縁膜の膜圧を異ならせるも
の等種々の実施形態を採ることができるものである。ま
た、その出力電圧と、上記メモリセルの評価のためのバ
イアス電圧とを切り換えてＭＯ３容量のゲートに供給す
る回路は、切り換え信号によって相補的に動作するスイ
ッチＭＯＳＦＥＴを用いるもの等種々の実施形態を採る
ことができる。また、上記電圧切り換えのための信号を
供給する電極及びバイアス電圧を供給する電極は、外部
端子に接続させるものとして、ダイナミック型ＲＡＭが
完成された後にも上記評価を行うことができるようにす
るものとしてもよい。

上記ダイナミック型メモリセルとして、例えば、ＭＯ３
容量Ｃｓのゲートには、電源電圧Ｖｃｃを供給してチャ
ンネルを形成するものであってもよい。

この場合においても、前記第２図に示したようなスイッ
チＭＯＳＦＥＴを介して上記電源電圧Ｖｃｃを選択的に
供給して、電極から任意のバイアス電圧を供給すること
によって、上記同様にＭＯ５容量の容量値の評価を行う
ことができる。あるいは、上記ＭＯ３容量として、イオ
ン打ち込み等によってチャンネルを形成して、そのゲー
トに回路の接地電位を供給するものにおいても、上記同
様にスイッチＭＯＳ　Ｆ　ＥＴを介して回路の接地電位
を供給するようにし１．その評価を行うとき負のバイア
ス電圧を供給することによって上記同様にＭＯ３容量の
容量値の評価を行うことができるものである。

また、メモリセルの読み出し基準電圧は、ダミーセルを
用いて形成するものとしてもよい。

さらに、ダイナミック型ＲＡＭを構成する他の周辺回路
は、種々の実施形態を採ることができるものである０例
えば、アドレス信号は、それぞれ独立した外部端子から
供給するものであってもよい、自動リフレッシェ回路は
、特に必要とされるものではない。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭに広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック°型ＲＡ
Ｍの一実施例を示す回路図、 第２図は、その電圧発生回路の一実施例を示す回路図で
ある。 Ｍ−ＡＲＹ・・メモリアレイ、ＰＣ・・プリチャージ回
路、ＳＡ・・センスアンプ、ＵＡＳ・・単位回路、Ｃ−
５Ｗ・・カラムスイッチ、Ｒ−ＡＤＢ・・ロウアドレス
バッファ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ
−ＤＣＲｌ、Ｒ−ＤＣＲ２・・ロウアドレスデコーダ、
Ｃ−ＤＣＲ・・カラムアドレスデコーダ、ＭＡ・・メイ
ンアンプ、ＴＧ・・タイミング発生回路、ＲＥＦＣ・・
自動リフレッシェ回路、ＤＯＢ・・データ出カバソファ
、ＤＩＢ・・データ入カバソファ、ｖＢＧ・・基板バイ
アス発生回路、ＶＧＧ・・電圧発生回路 Ｉン・

Claims (1)

1. 【特許請求の範囲】 １、情報記憶用のＭＯＳ容量とアドレス選択用ＭＯＳＦ
   ＥＴとにより構成されたダイナミック型メモリセルと、
   上記ＭＯＳ容量のゲート電極に供給するバイアス電圧を
   形成する電圧発生回路と、所定の制御信号に従って上記
   バイアス電圧を上記ＭＯＳ容量のゲート電極に伝えるス
   イッチＭＯＳＦＥＴと、上記ＭＯＳ容量のゲートに任意
   のバイアス電圧を供給する電極とを含むことを特徴とす
   るダイナミック型ＲＡＭ。 ２、上記ＭＯＳ容量は、そのチャンネル部分が不純物の
   導入により形成されるものであり、上記電圧発生回路は
   、抵抗手段とダイオード形態にされた第１導電型の第１
   のＭＯＳＦＥＴ及びダイオード形態にされた第２導電型
   の第２のＭＯＳＦＥＴと抵抗手段とが上記の順に直列形
   態に接続されてなる分圧回路と、第１のＭＯＳＦＥＴの
   共通接続されたゲート、ドレインにそのゲートが接続さ
   れた第１導電型の第１の出力ＭＯＳＦＥＴと、上記第２
   のＭＯＳＦＥＴの共通接続されたゲート、ドレインにそ
   のゲートが接続された第２導電型の第２の出力ＭＯＳＦ
   ＥＴとから成り、上記第１及び第２のＭＯＳＦＥＴのし
   きい値電圧をそれぞれ対応する第１及び第２の出力ＭＯ
   ＳＦＥＴのしきい値電圧より絶対値に小さく設定し、上
   記第１及び第２の出力ＭＯＳＦＥＴの共通化されたソー
   スから約電源電圧の半分とされた出力電圧を得るもので
   あることを特徴とする特許請求の範囲第１項記載のダイ
   ナミック型ＲＡＭ。