JP2569042B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体メモリに関するもので、例えば、
ダイナミック型RAM（ランダム・アクセス・メモリ）に
利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型RAMにおける１ビットのメモリセル
は、1MOSFET型メモリセルつまり情報記憶キャパシタと
アドレス選択用MOSFETとからなり、論理“1",“0"の情
報はキャパシタ（容量）に電荷の形で記憶される。情報
の読み出しは、MOSFETをオン状態にしてキャパシタをデ
ータ線につなぎ、データ線の電位がキャパシタに蓄積さ
れた電荷量に応じてどのように変化するかを基準電圧を
用いてセンスすることによって行われる。上記キャパシ
タは、ゲート電極とチャンネル間を利用したMIS（Metal
Insulator Semiconductor）容量が利用される。上記ゲ
ート電極に固定電圧が定常的に供給される。

上記メモリセルの読み出し基準電圧を形成する方式と
して、データ線のハーフプリチャージ方式（又はダミー
セルレス方式）が例えば、アイエスエスシーシー ダイ
ジェスト オブ テクニカルペーバーズ（ISSCC DIGIS
T OF TECHNICAL PAPERS）1984年、第276頁〜第277
頁、又は日経マグロウヒル社1985年２月11日付『日経エ
レクトロニクス』p243〜p263に示されている。

〔発明が解決しようとする問題点〕

ダイナミック型メモリセルの容量に蓄積される電荷量
のマージンを評価する手法としては、電源電圧のバンプ
試験や動作電源電圧マージン試験がある。これらの試験
は、データを、電源電圧が、Ｖcc＝5Vでなく、例えば４
〜6Vの状態で書込み、この書込んだデータを電源電圧
が、書込んだときの電圧と同一又は異なる電圧で読出す
試験である。

これらの試験による評価は、電源電圧の選択範囲が限
られること、電源電圧の変化に応じて容量に印加される
固定電圧及び読出し基準電圧が変化すること、により必
ずしも満足できるものではない。また、これらの試験
は、上記した電圧発生回路等の周辺回路のマージンも込
みで評価してしまうので、正確な蓄積電荷量のマージン
評価にはならない。したがって、ソフトエラーレートを
正確に把握できないので、信頼性の低下、歩留りの低下
を招く。

また、上記した理由により、容量の誘電体膜への印加
電圧をあまり高くできないので、その破壊について十分
な試験ができない。

この発明の目的は、メモリセルの評価を正確に行うこ
とのできる回路機能を付加した半導体メモリを提供する
ことにある。

この発明の他の目的は、信頼性の高い半導体メモリを
提供することにある。

この発明の他の目的は、簡単な構成で高い精度で信頼
性を評価できる回路機能を備えた半導体メモリを提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

ダイナミック型メモリセルの容量に動作時に供給され
る固定電位がスイッチを介して供給されるようにし、試
験時には、このスイッチをオフ状態にして容量に所定の
電圧の供給を可能にするものである。

〔作用〕

上記した手段によれば、試験時に所定の電圧をメモリ
セルの容量に供給できるので、その評価を正確に行うこ
とができる。

〔実施例〕

第１図には、この発明をダイナミック型RAMに適用し
た場合の一実施例の回路図が示されている。同図の各回
路素子は、公知のCMOS（相補型MOS）集積回路の製造技
術によって、１個の単結晶シリコンのような半導体基板
上において形成される。

メモリアレイＭ−ARYは、特に制限されないが、折り
返しビット線方式とされる。第１図には、その一対の行
が具体的に示されている。一対の平行に配置された相補
データ線（ビット線又はディジット線）D,に、アドレ
ス選択用MOSFETQmと情報記憶用キャパシタCsとで構成さ
れた複数のメモリセルのそれぞれの入出力ノードが同図
に示すように所定の規則性をもって配分されて結合され
ている。ワード線Ｗは、メモリアレイ内を縦方向に延在
し、その一端がロウデコーダＲ−DCRに接続される。デ
ータ線Ｄは、メモリセルアレイ内を横方向に延在し、そ
の一端はセンスアンプSAに他端はカラムスイッチＣ−SW
に夫夫接続される。

この実施例では、キャパシタの誘電体膜の劣化を小さ
くするため上記メモリセルを構成するMIS容量からなる
情報記憶用キャパシタCsのゲート電極（プレート電極）
にはＶcc/2に設定されたプレート電圧VGが供給される。
このプレート電圧VGは、電圧発生回路VGGにより形成さ
れる。電圧発生回路VGGの詳細は後に第２図を参照して
述べる。電圧発生回路VGGには、本発明に従って、テス
タ又はプローバによって任意の電圧の印加が可能な電極
（プローブテスト用パッド）P1,P2が付加される。電極P
1,P2は、データ内力端子Ｄout等のような半導体メモリ
の外部端子として用いられる電極（第１図で円で表され
る電極）と、区別される。電極P1,P2により、試験時に
プレート電圧VGを任意の値とすることができるので、キ
ャパシタCsの評価を正確に行うことができる。

プリチャージ回路PCは、代表として示されたMOSFETQ5
のように、相補データ線D,間に設けられたスイッチMO
SFETにより構成される。このMOSFETQ5は、そのゲートに
プリチャージ信号φpcが供給されることによって、チッ
プ非選択状態のときにオン状態にされる。これにより、
前の動作サイクルにおいて、後述するセンスアンプSAの
増幅動作による相補データ線D,のハイレベルとロウレ
ベルを短絡して、相補データ線D,を約Ｖcc/2のプリチ
ャージ電圧とする。なお、RAMがチップ非選択状態にさ
れ、上記プリチャージMOSFETQ5等がオン状態にされる前
に、前記センスアンプSAは非動作状態にされる。これに
より、上記相補データ線D,はハイインピーダンス状態
でハイレベルとロウレベルを保持するものとなってい
る。また、RAMが動作状態にされると、センスアンプSA
が動作状態にされる前に上記プリチャージMOSFETQ5等は
オフ状態にされる。これにより、相補データ線D,は、
ハイインピーダンス状態で上記ハーフプリチャージレベ
ルを保持するものである。

ハーフプリチャージレベルは、相補データ線D,のハ
イレベルとロウレベルを単に短絡して形成するものであ
るので、低消費電力化が図られる。また、センスアンプ
SAの増幅動作において、上記プリチャージレベルを中心
として相補データ線D,がハイレベルとロウレベルのよ
うにコモンモードで変化するので、容量カップリングに
より発生するノイズレベルを低減できるものとなる。

なお、ハーフプリチャージ方式では、フローティング
状態の相補データ線を単に短絡するものであるので、チ
ップ非選択期間が長くされると、相補データ線に結合さ
れるアドレス選択用MOSFETのドレインリーク電流等によ
ってデータ線のレベル低下が生じてしまう。そこで、こ
の実施例では、特に制限されないが、そのレベル補償の
ためにも上記電圧発生回路VGGが利用される。すなわ
ち、相補データ線D,間に、直列に接続されたスイッチ
MOSFETQ50,Q51が設けられる。MOSFETQ50とQ51との接続
点には、上記電圧発生回路VGGの出力電圧VG′が供給さ
れる。電圧VG′は1/2Ｖccに実質的に等しくされる。MOS
FETQ50,Q51は、そのゲートに上記プリチャージ信号pc
が供給されることによって、プリチャージ期間のみオン
状態にされる。これにより、チップ非選択期間（プリチ
ャージ期間）において、上記電圧VG′がスイッチMOSFET
Q51,Q51を介してデータ線D,に供給される。これによ
り相補データ線,Dのプリチャージ電圧のリーク電流に
よるレベル補償を行うことができる。

センスアンプSAは、その単位回路USAが例示的に示さ
れており、ＰチャンネルMOSFETQ7,Q9と、ＮチャンネルM
OSFETQ6,Q8とからなるCMOSラッチ回路で構成され、その
一対の入出力ノードが上記相補データ線D,に結合され
ている。同じメモリマット内の上記ラッチ回路における
ＰチャンネルMOSFETとＮチャンネルMOSFETとはそれぞれ
のソースPS及びNSが共通接続される。ＰチャンネルMOSF
ETの共通ソースPSには、パワースイッチとしてのＰチャ
ンネルMOSFET（図示せず）を通して電源電圧Ｖccが供給
され、ＮチャンネルMOSFETの共通ソースNSには、パワー
スイッチとしてのＮチャンネルMOSFET（図示せず）を通
して回路の接地電圧Ｖssが供給される。これらのパワー
スイッチMOSFETは、同じメモリマット内の他の同様な行
に設けられたラッチ回路（単位回路）に対して共通に用
いられる。パワースイッチMOSFETのゲートには、動作サ
イクルでセンスアンプSAを活性化させるタイミングパル
スφpa（実際には相補タイミングパルスφpa,pa）が
印加される。センスアンプSAによって、メモリセルから
の一対のデータ線間に与えられた微小読み出し電圧は、
増幅される。

なお、図示しないが上記共通ソース線NSとPS間には、
そのゲートに上記プリチャージ信号pcが供給されたス
イッチMOSFETが設けられ、相補データ線D,のプリチャ
ージ動作と同様に、プリチャージ期間においてセンスア
ンプSAの共通ソース線NSとPSをハーフプリチャージ電位
にするものである。

ロウデコーダＲ−DCRは、ワード線選択タイミング信
号φｘによってロウ選択タイミングが制御され、ロウア
ドレスバッファＲ−ADBから供給される内部アドレスa0
〜amと逆相のアドレス信号０〜ｍからなる相補アド
レス信号ａ０〜ａｍを解読することによってワード線選
択信号を形成し、一本のワード線を選択する。

カラムスイッチＣ−SWは、代表として示されているMO
SFETQ42,Q43のように、相補データ線D,と共通相補デ
ータ線CD,▲▼を選択的に結合させる。これらのMOS
FETQ42,Q43のゲートには、カラムデコーダＣ−DCRから
の選択信号が供給される。

ロウアドレスバッファＲ−ADBは、外部端子から供給
されたロウアドレスストローブ信号▲▼に基づい
て後述するタイミング発生回路TGにより形成されたタイ
ミング信号（図示せず）により動作状態にされ、その動
作状態において上記ロウアドレスストローブ信号▲
▼に同期して外部端子から供給されたアドレス信号A0
〜Amを取り込み、それを保持するとともに内部相補アド
レス信号ａ０〜ａｍを形成して上記ロウアドレスデコー
ダＲ−DCRに伝える。ここで、上記外部端子から供給さ
れたアドレス信号A0と同相の内部アドレス信号a0と逆相
の内部アドレス信号０とを合わせて相補アドレス信号
ａ０のように表している（以下、同じ）。ロウアドレス
デコーダＲ−DCRは、上述のように上記相補アドレス信
号ａ０〜ａｍを解読して、ワード線選択タイミング信号
φｘに同期してワード線の選択動作を行う。

一方、カラムアドレスバッファＣ−ADBは、外部端子
から供給されたカラムアドレスストローブ信号に
基づいて後述するタイミング発生回路TGにより形成され
たタイミング信号（図示せず）により動作状態にされ、
その動作状態において上記カラムアドレスストローブ信
号に同期して外部端子から供給されたアドレス信
号A0〜Anを取り込み、それを保持するととに内部相補ア
ドレス信号ａ０〜ａｎを形成してカラムアドレスデコー
ダＣ−DCRに伝える。

カラムデコーダＣ−DCRは、データ線選択タイミング
信号φｙによってカラム選択タイミングが制御され、カ
ラムアドレスバッファＣ−ADBから供給される内部アド
レス信号a0〜anと逆相のアドレス信号０〜ｎからな
る相補アドレス信号ａ０〜ａｎを解読することによって
上記カラムスイッチＣ−SWに供給すべき選択信号を形成
する。

なお、同図においては、ロウアドレスバッファＲ−AD
BとカラムアドレスバッファＣ−ADBを合わせてアドレス
バッファR,C−ADBのように表している。

上記共通相補データ線CD,▲▼間には、上記同様
なプリチャージ回路を構成するプリチャージMOSFETQ44
が設けられている。この共通相補データ線CD,▲▼
には、上記単位のセンスアンプUSAと同様な回路構成の
メインアンプMAの一対の入出力ノードが結合されてい
る。このメインアンプの出力信号は、データ出力バッフ
ァDOBを介して外部端子Ｄoutへ送出される。読み出し動
作ならば、データ出力バッファDOBはそのタイミング信
号rwによって動作状態にされ、上記メインアンプMAの
出力信号を増幅して外部端子Ｄoutから送出する。な
お、書込み動作なら、上記タイミング信号rwによって
データ出力バッファDOBの出力はハイインピーダンス状
態される。

上記共通相補データ線CD,▲▼は、データ入力バ
ッファDIBの出力端子が結合される。書込み動作なら
ば、データ入力バッファDIBは、そのタイミング信号φr
wによって動作状態にされ、外部端子Ｄinから供給され
た書込み信号に従った送補書込み信号を上記共通相補デ
ータ線CD,▲▼に伝えることにより、選択されたメ
モリセルへの書込みが行われる。なお、読み出し動作な
ら、上記タイミング信号φrwによってデータ入力バッフ
ァDIBの出力はハイインピーダンス状態にされる。

上記のようにアドレス選択用MOSFETQmと情報記憶用キ
ャパシタCsとからなるタイナミック型メモリセルへの書
込み動作において、情報記憶用キャパシタCsにフルライ
トを行うため、言い換えるならば、アドレス選択用MOSF
ETQm等のしきい値電圧により情報記憶用キャパシタCsへ
のハイレベルのレベル損失が生じないようにするため、
ワード線選択タイミング信号φｘによって起動されるワ
ード線ブートストラップ回路（図示せず）が設けられ
る。このワード線ブートストラップ回路は、ワード線選
択タイミング信号φｘとその遅延信号を用いて、ワード
線選択タイミング信号φｘのハイレベルを電源電圧Ｖcc
以上の高レベルとする。

上述した各種タイミング信号は、次のタイミング発生
回路TGにより形成される。タイミング発生回路TGは、上
記代表として示された主要なタイミング信号等を形成す
る。すなわち、このタイミング発生回路TGは、外部端子
から供給されたアドレスストローブ信号▲▼及び
▲▼と、ライトイネーブル信号▲▼とを受け
て、上記各種タイミングパルスを形成する。

第２図には、上記電圧発生回路VGGの一実施例の回路
図が示されている。電圧発生回路VGGは、プレート電圧
（例えば1/2Ｖcc）を発生するための回路VPと、電圧発
生回路VGGの出力を切換えるためのスイッチ回路SWとか
らなる。

プレート電圧発生回路VPにおける電源電圧Ｖccと分圧
点（Ｖcc/2又はノードＡ）との間には、ＰチャンネルMO
SFET52と、ドレインとゲートが共通接続されたダイオー
ド形態のＮチャンネルMOSFETQ53とが直列接続される。
上記分圧点Ａと回路の接地電位Ｖssとの間には、ゲート
とドレインが共通接続されたダイオード形態のＰチャン
ネルMOSFETQ54と、ＮチャンネルMOSFETQ55とが直列接続
される。上記ＰチャンネルMOSFETQ52とＮチャンネルMOS
FETQ55のゲートは、特に制限されないが、上記分圧点Ａ
に接続されることにより、抵抗手段として動作させられ
る。これらのMOSFETQ52及びQ55は、そのコンダクタンス
が小さく設定されることにより、そこに流れる直流電流
の電流値が小さく設定される。

上記ダイオード形態のＮチャンネルMOSFETQ53の共通
化されたゲート，ドレインは、Ｎチャンネル出力MOSFET
Q56のゲートに供給される。上記ダイオード形態のＰチ
ャンネルMOSFETQ54の共通化されたゲート，ドレイン
は、Ｐチャンネル出力MOSFETQ57のゲートに供給され
る。プレート電圧発生回路VPの出力MOSFETQ56,Q57は、
それぞれのドレインが電源電圧Ｖccと回路の接地電位に
接続されるとともに、そのソースが共通接続されて出力
電圧VG′を送出するものである。プレート電圧発生回路
VPの出力電圧VG′は、上記相補データ線D,におけるプ
リチャージレベルのレベル補償回路に供給される。

上記両出力MOSFETQ56とQ57を通して直流（貫通）電流
が流れるのを防止するため、言い換えるならば、上記分
圧電圧Ｖcc/2により両MOSFETQ56,Q57が同時にオン状態
にされることがないようにするため、上記MOSFETQ53の
しきい値電圧Ｖthn１は、それに対応された出力MOSFETQ
56のしきい値電圧Ｖthn２より絶対値的に小さく設定さ
れ、上記MOSFETQ54のしきい値電圧Ｖthp１は、それに対
応された出力MOSFETQ57のしきい値電圧Ｖthp２より絶対
値的に小さく設定される。

これにより、例えば出力電圧VG′がＶcc/2のとき出力
MOSFETQ56のソース電位はＶcc/2にされる。これに対し
て、そのゲート電圧は、上記Ｖcc/2の分圧電圧をダイオ
ード形態のMOSFETQ53のしきい値電圧より高くレベルシ
フトされた電圧Ｖcc/2＋Ｖthn１にされる。このような
状態では、MOSFETQ56は、そのゲート，ソース間にその
しきい値電圧Ｖthn２より小さな上記MOSFETQ53の上記し
きい値電圧Ｖthn１分しか印加されないからオフ状態に
される。このことは、Ｐチャンネル出力MOSFETQ57にお
いても同様である。これにより、両出力MOSFETQ56とQ57
が共にオフ状態にされるので、両MOSFETQ56,Q57を通し
て直流電流が流れることはない。

電源電圧Ｖccの上昇によって、上記電圧VG′が出力MO
SFETQ56のゲート電圧（Ｖcc/2＋Ｖthn１）に対して相対
的に低下させられ、その差電圧がＶth２より大きくされ
るとMOSFETQ56がオン状態にされ、出力電圧VG′をＶcc/
2＋Ｖth１−Ｖth２まで上昇させる。このように電源電
圧Ｖccが上昇した場合には、Ｐチャンネル出力MOSFETQ5
7は、そのゲート電圧（Ｖcc/2−Ｖthp１）の上昇に伴っ
て、そのゲート、ソース間がより逆バイアスされる結
果、オフ状態を維持する。

電源電圧Ｖccの低下によって、上記電圧VG′が出力MO
SFETQ57のゲート電圧（Ｖcc/2−Ｖthp１）に対して相対
的に高くさせられ、その差電圧がＶthp２より大きくさ
れるとMOSFETQ57がオン状態にされる。このMOSFETQ57の
オン状態により、出力電圧VG′をＶcc/2−Ｖthp１＋Ｖt
hp２まで低下させる。このように電源電圧Ｖccが低下し
た場合には、ＮチャンネルMOSFETQ56は、そのゲート電
圧（Ｖcc/2＋Ｖthn１）の低下に伴って、そのゲート，
ソース間がより逆バイアスされる結果オフ状態を維持す
るものである。

なお、電源電圧Ｖccが一定の場合、リーク電流により
電圧VG′に変動が生じると、上記分圧電圧Ｖcc/2を基準
にして、その変動が上記対応するMOSFETQ53とQ56とのし
きい値電圧Ｖthn１とＶthn２及びMOSFETQ54とQ57とのし
きい値電圧Ｖthp１とＶthp２のそれぞれの差分を越えた
とき、それぞれの出力MOSFETQ56又はQ57がオン状態にな
って、そのレベル補償を行うものである。

上記両出力MOSFETQ56とQ57は、同時にオン状態にされ
ることがなく、その動作電流は全て出力電流とされる。
したがって、出力MOSFETQ56とQ57のコンダクタンスを大
きく設定して大きな出力電流、言い換えるならば、出力
インピーダンスを小さくすることができるものとなる。

この実施例では、メモリセルを構成するMIS容量Csの
容量値のプロセスバラツキを評価するために、上記出力
電圧VG′は、スイッチ回路SWを介して上記MIS容量Csの
ゲート電極（プレート）に供給される。具体的には、出
力電圧VG′は、例えば伝送ゲートとしてのＮチャンネル
スイッチMOSFETQ58の入力側に供給される。MOSFETQ58の
ゲートには、特に制限されないが、直列抵抗R1,R2を介
して定常的に電源電圧Ｖccが供給されると、このスイッ
チMOSFETQ58が選択的にオフ状態にされるため、上記抵
抗R1とR2の接続点には、電源P1が設けられる。上記電極
P1に回路の接地電位のようなロウレベルを供給すること
によって、上記MOSFETQ58をオフ状態にさせることがで
きる。

上記スイッチMOSFETQT8の出力側には、任意のバイア
ス電圧を供給するための電極P2が抵抗R3を介して接続さ
れる。これにより、上記MOSFETQ58をオフ状態のとき、
上記電極P2から任意のバイアス電圧をMIS容量Csのゲー
トに供給することができる。

上記電極P1とP2は、特に制限されないが、外部端子に
接続されない測定用電極とされる。このため、半導体ウ
ェハ上にダイナミック型RAMが完成された後のプロービ
ングテストにおいて、上記電極P1には、プローブから回
路の接地電位が与えられ、電極P2にはプローブを通して
テスター側から所定のバイアス電圧が供給される。

ダイナミックRAMのメモリセル及びメモリアレイは、
第３図及び第４図に示すように、構成される。第４図
は、第３図のIII−IV切断線に沿う断面である。

単結晶P^-型シリコンからなる半導体基板１の表面に
は、公知の選択酸化法によって形成された厚いフィール
ド絶縁膜２が選択的に形成されている。フィールド絶縁
膜２下にはＰ型チャネルストッパ３が形成されている。
フィールド絶縁膜２及びチャネルストッパ３により、メ
モリセル間が分離される。

キャパシタCsは、一層目多結晶シリコン層５とＮ型半
導体領域６の２つの電極と、誘電体としての薄い絶縁膜
４からなる。絶縁膜４は、シリコン酸化膜一層又はシリ
コン酸化膜とシリコン窒化膜との複合膜からなる。固定
電圧が印加されるべき一方の電極５には、電圧発生回路
VGGから電圧VGが供給される。電極５は複数のメモリセ
ルに共通の電極として形成される。このために、多結晶
シリコン層５は、第３図に示すように、メモリアレイ内
に、MOSFETQm形成領域を除いて、全体にプレート状に形
成される。なお、第３図において、電極５の形状をわか
り易くするために、絶縁膜（フィールド絶縁膜２を除
く）は図示せず、データ線Ｄの一部も省略してある。

ＮチャネルMOSFETは、メモリセルのMOSFETQmに代表さ
れるように、シリコン酸化膜からなるゲート絶縁膜8,ゲ
ート電極９及びソースドレイン領域であるN⁺型半導体領
域10からなる。ゲート電極９は、例えば、多結晶シリコ
ン層とこの上に重ねた高融点金属シリサイド層とからな
り、メモリアレイ内を一方向に延在しワード線Ｗを構成
する。

半導体基板１には、基板バイアス電圧発生回路VBGか
ら負のバックバイアス電圧−Ｖbbが供給される。これに
よって、ＮチャンネルMOSFETのソース，ドレインと基板
間の寄生容量値が減少させられるため回路の高速動作化
が図られると共に基板に発生する少数キャリアの吸収を
行うことができるためリフレッシュ周期を長くすること
ができる。

メモリセル等の各回路素子を覆う、フォスフォシリケ
ートガラスからなる層間絶縁膜11上には、アルミニュウ
ムからなるような導体層12が形成されている。導体層12
は、絶縁膜11に設けられたコンタクト孔を介し半導体領
域10に電気的に結合される。導電層12は、メモリセルア
レイ内を一方向に延在し、データ線Ｄを構成する。

なお、図示しないが、ＰチャンネルMOSFETは、上記半
導体基板１に形成されたＮ型ウェル領域に形成される。
ＰチャンネルMOSFETの基板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖccに結合される。

メモリセルのキャパシタCsの容量値は、製造プロセス
によってばらつく。例えば、絶縁膜４の膜厚のバラツ
キ、半導体領域６形成のためのイオン打込みのバラツキ
が原因となる。

このようなキャパシタCsの容量値がプロセスバラツキ
によって小さくされたものを検出するため、及びキャパ
シタCsの絶縁膜４の破壊電圧の小さい（リーク電流の大
きい）ものを検出するため、ダイシング前の半導体ウェ
ハの状態でプローブテストが行なわれる。

テストにおいて、テスタのプローブが、１チップのダ
イナミックRAMとなる領域内の各外部端子及びテスト用
電極P1,P2にコンタクトされる。ダイナミックRAMの動作
に必要な信号は、プローブを通して、テスタから供給さ
れる。電極P1,P2に供給される電圧、つまり、プレート
電圧VG以外は、公知のダイナミックRAMの通常の動作と
同様の信号が同様のタイミングで供給される。

第２図の電圧発生回路によれば、次のテストができ
る。電極P1を接地電位とし、電極P2を1/2Ｖccとする。
この状態で、メモリセルにハイレベル信号（電極６の電
位がハイレベル＝Ｖccになる信号）を書込む。次に、電
極P2に1/2Ｖccより小さい電位（例えば0V）を供給した
状態でこのデータの読出しを行い、正しく読出されたか
どうかを調べる。

このテストは、ソフトエラーの大部分を占めるメモリ
セルモードのソフトエラーを近似するものである。つま
り、プレート電圧の低下による蓄積ノードの電位低下
を、α線の入射による電荷の減少と見なしている。

あるソフトエラーレート（例えば1000Fit）を実現す
るために必要なキャパシタンスの値を求め、この値に相
当するプレート電圧の変化を予め求めておく。1000Fit
のソフトエラーレートに対応する電位変化を電極P2に与
えたとき、正しいデータが読出されれば、そのメモリセ
ルは合格とされる。逆に反転したデータが読出されれ
ば、そのメモリセルは欠陥があるとされる。また、デー
タが反転したときの電極P2に供給されていた電位を求め
ることにより、キャパシタCsのキャパシタンスを知るこ
とができる。

なお、上記テストにおいて、メモリセルにロウレベル
信号（電極６の電位がロウレベル＝0Vになる信号）を書
込み、電極P2に1/2Ｖccより大きい電位を供給して読出
すこともできる。このテストは、キャパシタCsの上記テ
ストとは逆極性の特性を調べるものとなる。

絶縁膜４の強度を調べるために、次のテストを行うこ
とができる。電極P2に例えば7Vを供給した状態でメモリ
セルにロウレベル信号を書込む。又は、電極P2に接地電
位を供給した状態でメモリセルにハイレベル信号を書込
む。このとき、電源電圧を7Vとすることで、ハイレベル
信号も略7Vとされる。この書込み状態は、数秒間メモリ
セルに保持される。この後、通常動作と同一の書込み、
読出しを行い、絶縁膜４が破壊されているか否かを調べ
る。破壊が生じたダイナミックメモリは、初期故障のあ
った不良品として除かれる。

電極P2に負電位を供給し、電極１にもMOSFETQ58が導
通しないように負電位を供給した場合、プレート電圧VG
を負としたテストが可能となる。

テストにおいて、電極P1,P2をフローティングとし
て、公知のテストを行うことも可能である。

通常動作のときは、電極P1,P2はフローティングとさ
れる。つまり、電極P1,P2は外部端子には接続されるこ
とはない。したがって、通常動作状態においては、MOSF
ETQ58のゲートには、抵抗R1とR2を介して電源電圧Ｖcc
が供給される。これによって、MOSFETQ58がオン状態に
され、上記電圧発生回路VGGにより形成した約Ｖcc/2の
電圧をキャパシタCsの一方の電極に供給する。そして、
公知のダイナミックRAMと同じ動作をする。

本発明によれば、以下の効果がある。

（１） ダイナミック型メモリセルを構成するMOS容量
のゲートに、任意のバイアス電圧を供給できるようにす
ることによって、MOS容量の実質的な容量値を変化させ
ることができる。これにより、通常の動作状態に比べて
その実質的な容量値を小さくさせるようなバイアス電圧
を供給し、書き込み／読み出しを行うことによって、MO
S容量の蓄積電荷量のマージンを直接的に評価すること
ができる。

（２） 上記（１）により、高信頼性の高いダイナミッ
ク型RAMの選別を行うことができる。

（３） MOS容量のゲートに供給すべき電圧発生回路と
して、ソースフォロワ形態のＮチャンネル出力MOSFETと
Ｐチャンネル出力MOSFETを直列接続して共通ソース点か
ら出力電圧を得るとともに、両出力MOSFETのゲートに、
それぞれの出力MOSFETのしきい値電圧より絶対値的に大
きくされたしきい値電圧を持つ同じ導電型のダイオード
形態のMOSFETにより共通の分圧電圧をレベルシフトして
供給することにより、上記両MOSFET間で直流電流が流れ
るのを防止することができる。これによって、出力MOSF
ETに流れる電流を全て出力電流として用いることができ
るから、低消費電力化を図ることができる。

（４） ハーフプリチャージ方式のダイナミック型RAM
のメモリセルのプレート電圧（MOS容量のゲート電圧）
をハーフプリチャージ電圧と等しくさせることにより、
電源電圧Ｖccの変動に対応して変化するハーフプリチャ
ージ電圧（読み出し基準電圧）に追随させて情報記憶用
キャパシタの基準電圧を変化させることができる。これ
により、電源変動による情報記憶キャパシタに保持され
た電圧がハーフプリチャージ電圧に追随して変化するも
のであるので、そのレベルマージンを大きくできるた
め、上記（１）の効果と相俟ってレベルマージンの大き
なダイナミック型RAMを得ることができる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

電圧発生回路VGGの構成は、種々変更できる。第５図
に示すように上記第２図に示したMOSFETQ52,Q55に代え
高抵抗値を持つポリシリコン層を用いてもよい。この場
合には、個々のポリシリコン層の絶対値的な抵抗値のプ
ロセスバラツキに影響されない、そのパターン比に従っ
た精度の高い分圧電圧（例えばＶcc/2）を形成すること
ができる。また、電圧発生回路VGGにおけるダイオード
形態のMOSFETとそれに対応した出力MOSFETとのしきい値
電圧を異ならせる方法は、チャネル部へのイオン打込み
によるもの、MOSFETのチャンネル長を異ならせるもの、
ゲート絶縁膜の膜圧を異ならせるもの等種種の実施形態
を採ることができる。また、スイッチ回路SWも種々の構
成を取ることができる。MOSFETQ58に代えて、Ｎチャネ
ル及びＰチャネルMOSFETからなるCMOSトランスミッショ
ンゲートを用いてもよい。プレート電圧発生回路VPの出
力電圧と、上記メモリセルの評価のためのバイアス電圧
とを切り換え信号によって相補的に動作する２つのスイ
ッチMOSFETを用いて切換えてもよい。

上記電圧切り換えのための信号を供給する電極P1及び
バイアス電圧を供給する電極P2は、外部端子に接続させ
るものとして、ダイナミック型RAMが完成された（パッ
ケージされた）後にも上記評価を行うことができるよう
にするものとしてもよい。この場合、外部端子数が２つ
増すことになる。

外部端子数を増すことなく、ダイナミックRAMが完成
した後にも、上記評価を行うことも可能である。この場
合、第６図に示すように、任意のアドレス信号供給用外
部端子Ai,Ai+1が利用される。外部端子Aiに付加され
た、ＮチャネルMOSFETQ10,Q11,Q12からなる電圧判定回
路から、テスト中にハイレベルとされるテスト信号φte
stが出力される。信号φtestは、外部端子Aiに対し、電
源電圧Ｖcc（＝5V）よりMOSFETQ10,Q11のしきい値電圧
の和の分高い電圧（例えば6.5V）が印加されたとき、ハ
イレベルとなる。信号φtestのハイレベルは、インバー
タIV1によって反転されてMOSFETQ58をoffさせ、２入力N
ANDゲートG1を閉じ、また、インバータIV1,IV2を通して
MOSFETQ13をonさせる。これにより、外部端子Ａi+1から
アドレスバッファADBへの信号はロウレベルに固定さ
れ、又、プレート電圧発生回路VPの出力はカットされ
る。この状態で、外部端子Ａi+1に任意の電位を供給
し、プレート電圧VGとして用いる。外部端子Ai,Ai+1に
対応するアドレスが共通である複数のメモリセルについ
て、同一のテストが行なわれる。なお、外部端子Aiから
アドレスバッファADBへの入力も、同様に無効にされ
る。すなわち、この実施例によれば半導体メモリチップ
を所定のパッケージに封止した場合に、第１図に記載の
▲▼、▲▼、▲▼、A₀〜A_m（又はA₀〜
A_n）、D_out、及びD_inなどのメモリセルの選択、読み出
し、及び書き込みのための外部端子しか利用できない状
態でも、メモリセルのキャパシタのテストが可能にな
る。このためテストのための専用端子を設ける必要が無
いため、端子数の増加すること無くテスト機能を付加す
ることができる。さらに、外部端子に通常動作状態では
印可されることのない信号の一つである電源電圧よりも
高い電圧を印可することでテスト状態の起動を行うよう
にしたので、通常の動作時に利用する端子を使っても誤
ってテスト状態となることが防止される。

メモリセルは、キャパシタを有し、その一方の電極に
動作時に固定電位を供給して用いるキャパシタを有する
メモリセルであれば、どのようなタイプでもよい。つま
り、半導体基板内に形成した細孔（トレンチ又はモー
ト）を用いたキャパシタ、半導体基板上に重ねた２つの
電極を用いたキャパシタ、半導体基板内の半導体領域を
固定電位を供給する電極として用いたキャパシタ等を用
するメモリセルが用いられてもよい。キャパシタの一方
の電極に印加される固定電圧は1/2Ｖcc電位以外に、電
源電位でも接地電位でもよい。求められるプレート電圧
に応じて、電圧発生回路の構成を変更することができ
る。

また、メモリセルの読み出し基準電圧は、ダミーセル
を用いて形成するものとしてもよい。

さらに、ダイナミック型RAMを構成する他の周辺回路
は、種々の実施形態を採ることができるものである。例
えば、アドレス信号は、それぞれ独立した外部端子から
供給するものであってもよい。公知の自動リフレッシュ
回路を設けてもよい。

メモリセル及びその周辺回路は、MOSFETに代えてMIS
（Metal−Insulator−Semiconductor）FETによって構成
されていてもよい。

この発明は、ダイナミック型RAMに広く利用できるも
のである。この本発明は、1MOSFET型メモリセルを有す
る疑似スタティックRAMにも適要できる。本発明は、メ
モリセル内にキャパシタを有する半導体記憶装置に広く
用いることができる。

〔発明の効果〕

電極の1/2Ｖcc電圧発生回路との間にスイッチMOSFET
を用けてメモリセルのキャパシタの一方の電極に対し
て、テスト時に任意の電圧を供給できるようにしたの
で、メモリセルのキャパシタの評価を正確に行うことが
でき、信頼性を向上することができる。

【図面の簡単な説明】

第１図は、本発明に従うダイナミックRAMを示す回路
図。 第２図は、第１図のダイナミックRAMに本発明に従って
設けられた電圧発生回路を示す回路図。 第３図及び第４図は、ダイナミックRAMを説明するため
の平面図及び断面図。 第５図は、第２図の回路の変形例を示す回路図。 及び 第６図は、本発明の他の実施例を示す回路図。 Ｍ−ARY……メモリアレイ、PC……プリチャージ回路、S
A……センスアンプ、UAS……単位回路、Ｃ−SW……カラ
ムスイッチ、Ｒ−ADB……ロウアドレスバッファ、Ｃ−A
DB……カラムアドレスバッファ、Ｒ−DCR₁,R−DCR₂……
ロウアドレスデコーダ、Ｃ−DCR……カラムアドレスデ
コーダ、MA……メインアンプ、TG……タイミング発生回
路、REFC……自動リフレッシュ回路、DOB……データ出
力バッファ、DIB……データ入力バッファ、VBG……基板
バイアス発生回路、VGG……電圧発生回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】ワード線とデータ線の交点に配置され、情
   報記憶用キャパシタを含むメモリセルと、 前記メモリセルの選択、読み出し、及び書き込みのため
   の複数の外部端子と、 上記情報記憶用キャパシタのプレート電極に供給される
   バイアス電圧を形成する電圧発生回路と、 前記情報記憶用キャパシタのプレート電極への前記バイ
   アス電圧の供給と非供給を制御するスイッチとを備える
   半導体メモリであって、 テスト時において、 前記スイッチは、前記外部端子の一つである第１端子に
   供給される前記半導体メモリの電源電圧より高い電圧を
   持つ信号により非導通状態とされ、 前記複数の外部端子の一つであり所定の内部回路への信
   号伝達を行うための第２端子と前記所定の内部回路との
   信号伝達を非導通状態とし、 前記プレート電極には、前記第２外部端子から任意の電
   圧が供給されることを特徴とする半導体メモリ。
2. 【請求項２】前記第１及び第２端子は、前記メモリセル
   の選択を行うためのアドレス供給用端子であることを特
   徴とする特許請求の範囲第１項記載の半導体メモリ。
3. 【請求項３】前記バイアス電圧は前記電源電圧の約半分
   であることを特徴とする特許請求の範囲第１項または第
   ２項に記載の半導体メモリ。
4. 【請求項４】ワード線とデータ線の交点に配置され、情
   報記憶用キャパシタを含む複数のメモリセルと、 前記ワード線とデータ線を選択するための信号を入力す
   る複数のアドレス信号供給用外部端子と、 上記情報記憶用キャパシタのプレート電極に供給される
   バイアス電圧を形成する電圧発生回路と、 前記バイアス電圧を前記情報記憶用キャパシタのプレー
   ト電極への供給と非供給を制御するスイッチとを備える
   半導体メモリであって、 テスト時において、 前記スイッチは、前記複数のアドレス信号供給用外部端
   子の一つである第１端子に供給される前記半導体メモリ
   の電源電圧より高い電圧を持つ信号により非導通状態と
   され、 前記複数のアドレス信号供給用外部端子の一つであり所
   定の内部回路への信号伝達を行うための第２端子と前記
   所定の内部回路との信号伝達を非導通状態とし、 前記プレート電極には、前記第２外部端子から任意の電
   圧が供給されることを特徴とする半導体メモリ。