KR930010937B1

KR930010937B1 - 셀플레이트 전압발생수단을 갖춘 반도체 기억장치

Info

Publication number: KR930010937B1
Application number: KR1019860008422A
Authority: KR
Inventors: 후미오 호리구치; 미츠기 오구라; 야스오 이토; 마사키 모모도미
Original assignee: 가부시키가이샤 도시바; 와타리 스기이치로
Priority date: 1985-10-09
Filing date: 1986-10-08
Publication date: 1993-11-17
Also published as: JPS6284490A; JPH0731908B2; KR870004450A; US4799193A

Abstract

내용 없음.

Description

셀플레이트 전압발생수단을 갖춘 반도체 기억장치

제1a도는 DRAM중 종래 셀어레이의 평면도.

제1b도는 제1a도의 A-A'선에 따른 단면도.

제2a도는 제1a도와 제1b도에 도시된 메모리셀의 등가회로도.

제2b도는 제2a도에 도시된 메모리셀에서 셀플레이트전압에 관한 C-V곡선도.

제3도는 본 발명의 적용된 DRAM 칩의 회로도.

제4도는 제3도에 도시된 메모리어레이중 1열을 나타낸 회로도.

제5a도 내지 제5b도는 제4도에 도시된 메모리셀이 동작할 때의 타이밍챠트.

제6도는 메모리셀 트랜지스터와 셀플레이트 및 분할저항의 등가회로도.

제7도는 제3도중 셀플레이트 전압발생회로와 제어회로 및 타이머회로의 회로도.

제8a도는 제7도에 있어서 노드의 클록과 레벨을 나타낸 타이밍챠트.

제8b도는 타이머회로의 동작을 설명하기 위한 타이밍챠트.

제9a도는 제7도와 제8도에 도시된 클록(φ0,φ1,φ2)을 얻기 위한 클록회로의 블록도.

제9b도는 제9a도에 도신된 클록회로의 출력파형도.

제10도는 본 발명이 적용된 제2실시예의 회로도.

제11a도와 제11b도는 제10도에 있어서 셀플레이트 전압발생회로와 제어회로를 나타낸 회로도.

제12도는 대기시에 활성화되는 클록 (φ0,φ1,φ2)을 얻기 위한 클록회로의 블록도.

제13도는 제7도에 도시된 셀플레이트 전압발생회로의 다른 실시예를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 필드산화막

3 : 캐패시터절연막 4 : 셀플레이트(공통캐패시터전극)

5 : n^-영역 6 : 게이트 절연막

7 : 게이트전극(워드선) 8, 9 : n+영역

10 : CVD SiO₂층 11 : 비트선

31, 101a, 101b : 셀플레이트 전압발생회로

32 : 제어회로 33 : 타이머회로

41 : 감지증폭기 42,43 : 풀업회로

102a, 102b : 제어회로 91, 121 : 인버터

MA1, MA2 : 메모리셀 어레이블록

[산업상의 이용분야］

본 발명은 전하축적용 캐패시터를 구비한 다수의 메모리셀의 매트릭스형태로 배치되어 메모리어레이를 구성하도록 된 셀플레이트 전압발생수단을 갖춘 반도체 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점］

반도체 기억장치는 최근에 더욱 고집적화되고 있는 바, 특히 다이내믹램의 경우에 그 경향이 두드러지고 있다.

제1a도는 이러한 다이내믹램(이하, DRAM이라 칭함)에서 종래예의 셀어레이 평면도를 나타낸 것이고, 제1b도는 제1a도의 A-A'선 단면도를 나타낸 것으로, 제1b도에서 알 수 있는 바와 같이 p^-형 Si기판(1)의 표면에는 필드산화막(2)과 캐패시터절연막(3) 및 셀프레이트(4 : 공통캐패시터전극)가 형성되어 있고, 캐패시터영역의 한 표면을 형성하기 위해 n^-영역(5)이 형성되어 있으며, 게이트절연막(6)상에는 게이트전극 (7 : 워드선)이 형성되어 있다. 한편, 도면의 참조부호 8과 9는 n⁺소오스영역과 N⁺드레인영역을 표시한다. 이와 같은 구조에서 기판상에는 CVD SiO₂층(10)이 퇴적되어 있고, 알루미늄으로 이루어진 비트선(11)이 CVD SiO₂층(10)의 일부에 형성된 접속구 (contact hole)를 통해 드레인영역(9)에 접속되어 있다. 그리고 제1a도와 제b도에는 셀프레이트(4)가 점점이 찍힐 영역으로 표시되어 있다.

상기한 구조의 고집적 DRAM 에 있어서는 α입자에 의해 야기되는 소프트에러가 주요 문제점이 되고 있는데, 고집적의 요구에도 불구하고 상기와 같은 소프트에러에 대한 내성을 충분히 크게 함과 더불어 감지회로의 감지도를 충분히 높이기 위해서는 축적전하량을 대폭적으로 줄일 수 없었다.

한편, 한개의 셀당 점유면적이 증가되지 않도록 하면서 메모리셀의 캐패시턴스를 보존하는 종래의 방법으로는 캐패시터절연막을 얇게 하는 것이 있다. 예컨대, 1메가비트 DRAM에 있어서 100~150Å 두께의 SiO₂층으로 된 캐패시터절연막을 이용하는 경우에는 캐패시터공통전극인 복수의 셀플레이트를 접지전위 (Vss)또는 전원전위 (Vcc)로 설정하면, 캐패시터절연막의 절연내압이 문제가 된다. 이는 캐패시터절연막의 두께가 100Å이고 셀플레이트전위를 Vcc=5V 또는 Vss=0V로 설정한 경우에 캐패시터절연막에 걸리는 최대 전계가 5MV/cm에 달하기 때문이다. 이로 인해 얇은 캐패시터절연막을 이용하는 경우에는 셀플레이트전압으로 Vcc와 Vss의 중간전위인 (1/2)Vcc를 인가하는 방식이 채용되고 있다.

제2a도는 제1a도와 제1b도에 도시된 메모리셀의 등가회로도이고, 제2b도는 각 셀플레이트전압(Vcp)에 대한 C-V곡선도이다. 여기서 참조부호 V는 축적전압을 나타낸다. 제2b도에 나타낸 바와 같이 셀플레이트전압(Vcp)이 (1/2)Vcc인 경우에는 축적전압(V)이 5볼트로 유지되는 대신 캐패시터절연막에서 형성되는 최대전압이 2.5볼트로 유지될 수 있다.

그러나, 상기한 종래기술에는 다음과 같은 문제점이 따른다.

셀플레이트 전압발생회로에 있어서는 저항이 Vcc와 Vss사이에 연결되도록 저항분할구조가 사용되는데, 여기서 오동작을 방지하기 위해서는 셀노드와 결합되는 캐패시터에 의해 야기되는 셀플레이트전압의 변동을 억제해야 되는 바, 이를 위해서는 분할저항의 저항치를 줄이는 것이 바람직하나, 이렇게 저항치를 감소시키면 전력소비가 증대되므로 바람직하지 않은 결과가 초래된다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 셀플레이트 전압발생수단을 갖춘 반도체 기억장치를 제공하고자 함에 그 목적이 있다.

즉, 본 발명은 안정된 셀플레이트전압을 얻을 수 있고, 소비전력을 줄이면서도 오동작을 방지할 수 있는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 정보전하를 축적하는 캐패시터(3)를 갖춘 메모리셀이 반도체기판(1)에 복수개 매트릭스형태로 배열되어 형성된 메모리어레이 (MA)를 갖추면서 복수의 캐패시터의 공통전극인 셀플레이트(CP)에 전원전위(Vcc)와 접지전위(Vss)사이의 소정 전위를 공급하는 셀플레이트 전압발생수단(31)을 갖춘 반도체 기억장치에 있어서, 상기 셀플레이트 전압발생수단(31)에 상기 메모리어레이 (MA)가 활성 모드일 때 상기 셀플레이트 전압발생수단(31)의 출력임피던스를 저하시키고, 상기 메모리어레이(MA)가 대기모드일 때 상기 셀플레이트 전압발생수단(31)의 출력임피던스를 상승시키도록 된 제어수단(32)이 연결되어 이루어진 것을 특징으로 한다.

또한, 정보전하를 축적하는 캐패시터(3)를 갖춘 메모리셀이 반도체기판(1)에 복수개 매트릭스형태로 배열형성되어 선택적으로 활성화되는 적어도 복수의 제1 및 제2메모리셀 어레이블록(MA1, MA2)을 갖추면서, 이 제1 및 제2 메모리셀 어레이블록 (MA1, MA2)의 기판상에 형성된 캐패시터의 공통전극인 셀플레이트(CP1,CP2)에 전원전위(Vcc)와 접지전위(Vss) 사이의 소정 전위를 공급하는 셀플레이트 전압발생수단(101a, 101b)를 갖춘 반도체 기억장치에 있어서, 상기 셀플레이트 전압발생수단 (101a, 101b)에 상기 메모리셀 어레이블록(MA1, MA2)중 대응되는 메모리셀 어레이블록이 활성화상태일 때 상기 셀플레이트 전압발생수단(101a,101b)중 대응되는 셀플레이트 전압발생수단 출력임피던스를 저하시키면서 대응되지 않는 셀플레이트 전압발생수단의 출력임피던스를 상승시키도록 된 제어수단이 연결되어 이루어진 것을 특징으로 한다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제3도는 본 발명에 따른 1실시예의 회로도로서, 메모리어레이(MA)는 메모리셀을 매트릭스형태로 배치함으로써 반도체기판(p-형 Si)의 표면에 형성되는데, 각각의 메모리셀은 하나의 MOSFET와 하나의 캐패시터로 구성된다. 참조부호 WL1~WLn은 메모리셀을 선택적으로 구동시키기 위한 워드선이고, BL1,

, BL1',

…는 메모리셀로부터 정보를 독출하거나 기록하기 위한 비트선이다.

본 실시예는 소위, 접혀진 형태의 비트선(folded bit line)배치를 나타내고 있다. 한편, 제3도에는 감지증폭기(SA)와 행디코더(row decoder; RD1, RD2)가 도시되어 있는 바, 여기서 참조부호 CP는 기판상에 형성되는 셀프레이트를 나타낸 것으로, 이 셀플레이트(CP)는 제1a도와 제1b도에 나타낸 바와 같이 공통캐패시터전극으로 역할한다. 또, 참조부호 31은 셀플레이트(CP)에 소정의 전압을 공급하는 셀플레이트 전압발생회로이고, 또 도면에는 제어회로(32)와 타이머회로(33)가 도시되어 있다. 그리고, 설명을 간단히하기 위해 열디코더(column decoder)의 도시는 생략되어 있다. 여기서 메모리어레이(MA)는 2개의 메모리 블록(MA1,MA2)으로 구성되나 양 블록은 모두 한꺼번에 동작한다.

제4도는 제3도의 메모리어레이중 1개의 열에 대한 회로도로서, 해당 회로를 펼쳐서 표현한 것이다.

도시된 바와 같이, DRAM회로는 플립플롭회로를 갖춘 감지증폭기(41)와, 상기 플립플롭회로의 노드(Na,Nb)에 각각 연결된 비트선(BL,

), 더미셀(DC0), 상기 비트선(BL)에 연결된 N개의 메모리셀(MC-01~MC-0N), 더미셀(DC1), 상기 비트선 (

)에 연결된 N개의 메모리셀(MC1l~MC1N)을 구비하고 있다. 또한, 이 DRAM회로는 비트선(BL,

)에 각각 연결된 활성적인 풀업회로(42,43)와, 이 풀업회로 (42,43)를 제어하기 위한 제어회로(44)를 포함하고 있다.

MOS트랜지스터(Q0,Q1)는 열디코더(도시되지 않았음)로부터의 각 출력신호 (CS0,CS1)에 의해 제어되어 도전상태로 되는 한편, 비트선(BL)과 I/O 단자 (D0)간과 비트선(

), 과 I/O단자 (D1)간에 연결된 전류통로를 형성하고 있다.

또한, 감지증폭기(41)는 MOS 트랜지스터 (Q2,Q3,Q4,Q5,Q6)로 구성되어 있고, 활성적인 풀업회로(42)는 MOS캐패시터(C0)와 MOS트랜지스터(Q11,Q8)을 구비하고 있으며, 다른 활성적인 풀업회로(43)는 MOS캐패시터(C1)와 MOS트랜지스터 (Q12,Q10)를 구비하고 있다. 그리고, 제어회로(44)는 MOS트랜지스터(Q13,Q14)와 캐패시터(C2,C3)를 구비하고 있다. 여기서, 상기 MOS트랜지스터(Q14)의 소오스는 풀업회로(42,43)에 있는 각 MOS트랜지스터(Q11,Q12)의 게이트에 출력단자로서 연결되고, 이와 같은 제4도의 회로의 각 MOS트랜지스터로는 n채널 MOSFET가 채택되고 있다.

이하, 제4도에 도시된 회로에 관해서 미합중국 특허 제4,503,343호를 예로 들어 설명한다.

제5a도 내지 제5h를 참고해서 제4도의 DRAM회로에 관한 독출 사이클모드의 동작을 설명하면 다음과 같다.

대기기간(standby period)동안, 제5a도의 선충전신호(φP)는 제5b도에 도시한 워드선택신호가 로우레벨인 동안 감지증폭기(41)와 제어회로(44)의 선충전단자 (VP)에 인가되어 레벨(Vcc+Vth; Vcc는 공급전원, Vth는 드레숄드전압임)과 같거나 더 높은 하이레벨로 유지된다. 이와 같은 상태에서 MOS트랜지스터(Q2,Q3,Q6)가 도전상태로 되어 비트선(BL,

)은 제5g도에 도시된 하이레벨(Vcc)로 선충전된다.

여기서, 선충전신호(φP)가 로우레벨이고, 제어단자 (VB)에 공급되는 제5e도의 제어신호(φB)가 하이레벨이면, 레벨(Vcc+Vth)보다 높은 게이트전압이 제어회로 (44)에 있는 MOS트랜지스터(Q14)의 게이트에 인가됨에 따라 제5f도에 도시된 Vcc레벨의 출력이 제어회로(44)에서 생성된다.

또, 로우레벨인 (

)신호(row address strobe 신호)를 칩에다 입력시키면, 선충전신호(φP)는 제5a도에 나타낸 바와 같이 로우레벨로 설정되어 활성기간 (active period)이 시작되는 바, 이때 제어회로(44)로부터 Vcc레벨의 출력전압이 MOS트랜지스터 (Q11, 12)의 게이트에 인가되어 독출동작이 실행된다. 즉, 제5b도에 도시된 하이레벨의 워드선택신호가 선택된 워드선에 공급된 다음 구동단자(VD)에 인가되는 구동신호(φD)가 제5c도에 나타낸 바와 같이 로우레벨로 설정된다. 상기한 워드선택신호는 행어드레스스트로브(

)로서 칩내로 인가되는 10비트의 행어드레스신호(A0~A9)로부터 생성된다.

지금, 데이터 ＂1＂이 메모리셀(MC-01)에 기록되어 있고, 메모리셀(MC-01)과 더미셀(DC1)에 연결된 워드선이 하이레벨로 설정되었다고 가정하면, 비트선(BL,

)의 포텐셜이 제5g도에 실선과 점선으로 나타낸 ＂1＂과 ＂0＂으로 설정된다. 여기서, 더미셀은 초기에 1/2전압레벨(도시되지 않은 MOS트랜지스터사용)로 기록되는바, 이 경우 MOS트랜지스터(Q11,Q12)는 각각 비도전상태와 도전상태로 된다. 또한, 노드(Nc, Nd)는 제5h도에 실선과 점선으로 각각 도시된 ＂1＂과 ＂0＂레벨로 설정된다. 이때 단자(VPL)에 인가되는 풀업신호(φ0PL)는 제5d도에 도시된 바와 같이 하이레벨로 설정되고, 노드(Nc)는 MOS캐패시터의 정전용량적 결합에 의해 풀업되어 제5h도에 실선으로 도시된 Vcc레벨보다 더 높은 레벨로 된다. 따라서 MOS트랜지스터(Q8)는 완전히 도전상태로 된다. 한편, 노드(Nd)의 포텐셜은 ＂0＂레벨인데, 이는 풀업신호(φPL)가 하이레벨로 증가될 때라도 ＂0＂레벨로 유지된다.

상기한 방식으로 비트선(BL,

)의 포텐셜은 Vcc레벨과 OV레벨로 각각 설정되고, 그후 열선택신호(SC0,CS1)에 따라서 비트선(BL,

)상의 ＂1＂과 ＂0＂레벨의 신호는 I/O단자(D0, D1)로 독출된다. 그후, (

)신호가 하이레벨로 되어 대기기간이 시작되는데, 이때 워드선은 로우레벨로 되기 때문에 ＂1＂레벨은 메모리셀(MC-01)에 저장되고, 그후 모든 비트선이 선충전된다.

메모리셀(MC-01)로의 재기록은 워드선을 닫기 이전에 단자(D0, D1)를 통해 비트선(BL,)의 포텐셜을 설정함으로써 실행된다.

더욱이, DRAM은 조기기록사이클모드(darly write cycle mode)와 페이지사이클모드(page cycle mode)등등 몇몇 활성적인 사이클을 갖고 있는 바, 여기서 페이지사이클모드는 (

)신호의 변화에 따라 1열씩 실행된다.

제6도는 메모리셀트랜지스터(T)와 셀플레이트(CP) 및, 분할저항(R1, R2)의 등가회로도로서, 여기서 셀노드(N1)의 전압이 누설에 의해 ＂H＂레벨로부터 중간레벨에 가까운 레벨로 감소된 것으로 가정하면, 새로운 ＂H＂레벨이 독출사이클로모드동안 동일한 메모리셀에 저장되고, 또 활성화된 메모리블록내의 다른 감지증폭기도 활성화됨에 따라 선택된 행을 따라 다른 메모리셀간에 전하축적이 실행된다. 또, 셀프레이트의 전압은 셀노드와 셀플레이트(CP)간을 연결하는 캐패시터의 존재에 의해 상승한다. 이와 같은 조궤한되어에서 전류(I)가 저항(R1, R2)으로 구성된 셀플레이트 전압발생회로에 흘러도, 셀회복은 시정수 CZ로 표현되는 기간을 필요로 한다. 여기서, Z는 셀플레이트 전압발생회로의 출력임피던스를 나타낸다.

즉, Z=(R1·R2)/(R1+R2)

여기서 회복시간을 단축시키기 위해, 즉 셀플레이트전압이 평상치(예컨대, 1/2Vcc)로 되돌아가는 시간을 단축시키기 위해서는 출력임피던스(Z )의 값을 줄일 필요가 있다.

제7도는 제3도에 도시된 셀플레이트 전압발생회로(31)와 제어회로(32) 및 타이머회로(33)의 구성도로서, 상기 셀플레이트 전압발생회로(31)는 제1전압분할수단인 분할저항(R1, R2) 및 제2전압분할수단인 MOSFET(T1,T2)로 구성되어 있고, 이때 분할저항(R1, R2)은 5V의 전원전위(Vcc)와 OV의 접지전위(Vss)에 직렬로 연결된다. 이들 저항(R1, R2)은 셀플레이트전압을 공급하는 셀플레이트 전압발생회로(31)의 한 구성요소가 되고, 본 실시예에서 R1과 R2의 저항치는 동일하게 10kΩ으로 설정됨에 따라 셀플레이트 전압이 1/2Vcc인 점을 알 수 있다.

상기한 저항(R1, R2)과 병렬로 제1, 제2MOSFET(T1,T2)가 전압발생회로 (31)의 다른 요소로 구성되어 있는 바,T1의 소오스와 T2의 드레인이 서로 연결되고,T1의 드레인은 Vcc측에 연결되며,T2의 소오스는 Vss에 연결되어 있다. 또한, MOSFET(T1,T2)의 게이트는 공통으로 연결되어 MOSFET(T3~T5)로 구성되는 제어회로(32)에 의해 제어된다. 여기서 상기 전압발생회로(31)는 활성화될 때 1/2Vcc를 발생시킨다.

한편, MOSFET(T3)의 소오스는 MOSFET(T4)의 게이트에 연결되어 MOS FET(T1,T2)의 게이트접속점을 충전시키기 위해 동작하고, MOSFET(T5)의 드레인은 상기한 MOSFET(T1,T2)의 접속점에 연결된다.

타이머회로(33)는 MOSFET(T6~T11)와 캐피시터(C)로 구성되어 셀플레이트 전압발생회로(31)의 출력임피던스가 소정 기간 낮은 임피던스상태로 유지될 때 그 출력임피던스를 초기치로 되돌리기 위해 동작한다. 이 타이머회로(33)는 제어회로 (32)와 동기화되어 동작하도록 설계되며, MOSFET(T1~T11)는 n채널 MOSFET로 되어 있다.

제8a도는 제7도에 나타낸 노드의 레벨과 클록을 도시한 것으로, 이들 클록(φ0,φ1,φ2)은 외부클록으로부터 공급되거나 칩내에서 발생될 수 있다.

메모리어레이(MA)가 대기모드일 때, 클록(φ0,φ1,φ2)은 각각 ＂H＂,＂L＂,＂L＂레벨로 유지되고, 이때 MOSFET(T5,T6)는 ON되어 노드(N1,N2)를 로우레벨로 만든다. 그러므로 셀플레이트 전압발생회로(31)의 출력임피던스가 하이상태에 있도록 셀플레이트 전압발생회로(31)의 MOSFET(T1,T2)는 OFF된다. 여기서 임피던스는 저항 (R1,R2)으로 형성된다.

메모리어레이(MA)가 활성기간으로 들어설 때, 클록 (φ0)은 로우레벨로 떨어지고, 따라서 노드(N2)가 부유상태(floating)로 된다. 그후, 클록(φ1)이 하이레벨로 상승됨과 더불어 노드(N1)는 ＂H＂상태로 돌아선다. 그후, 클록(φ2)이 하이레벨로 상승할 때 노드(N1)는 MOSFET(T4)의 소오스-게이트간 캐패시턴스로 인해 전원전압 (Vcc)이상으로 상승한다.

따라서 노드(N2)는 하이레벨로 되고, 그후 MOSFET(T4)는 클록(φ1)의 하강으로 인해 턴-오프된다. 여기서 MOSFET(T1,T2)가 턴온되어 셀플레이트 전압발생회로(31)의 출력임피던스가 감소됨으로써 전압 변동이 셀플레이트내에서 발생한다. 하더라도 MOSFET (T1,T2)의 도움으로 곧 안정화되게 된다. 상기한 MOSFET (T1,T2)에 있어서, MOSFET(T1)의 게이트폭의 비율은 MOSFET(T2)에 대해 4.2 : 1로 설정하는 것이 바람직하다. 그러면 낮은 출력임피던스상태에 있어서 MOSFET (T1)는 비포화영역에서 동작하고, MOSFET(T2)는 포화영역에서 동작한다.

메모리어레이는 클록(φ0)이 하이레벨로 될 때 다시 대기기간으로 돌입하고, MOSFET(T1,T2)는 노드(N2)가 MOSFET(T5)의 턴-온에 의해 방전될 때 턴-오프된다.

한편, 타이머회로(33)의 동작은 다음과 같다.

MOSFET(T6)의 게이트는 클록(φ1)이 하이레벨로 유지되는 동안 로우레벨로 설정되고, 클록(φ2)이 하이레벨로 되면, MOSFET(T11)와 캐패시터(C)로 구성되는 적분회로가 동작하기 시작한다. 상기 MOSFET(T11)의 출력전압은 MOSFET (T8~ T10)에 의해 분할되고, 분할된 전압은 MOSFET(T6)의 게이트에 공급된다. 따라서 MOSFET(T6)는 캐패시터(C)로 인해 클록(φ2)이 하이레벨로 상승한 후, 소정시간에서 턴-온되어 제8b도에 도시한 바와 같이 클록(φ0)이 로우레벨로 유지되어도 노드 (N2)는 일정기간 로우상태로 된다. 이상의 동작에서 억세스신호는 클록(φ0)으로서 사용된다.

DRAM을 사용함에 있어서는 몇가지 모드가 있다. 그중 독출 사이클모드와 조기기록 사이클모드(early write cycle mode)는 짧은 활성기간으로 되어있지만, 페이지 사이클모드(page cycle mode)는 비교적 긴 활성기간으로 되어 있다. 이와 같은 경우 타이머회로(33)는 전압발생회로(31)의 낮은 출력임피던스가 매우 긴 시간동안 지속되는 것을 방지하게 된다.

셀플레이트 전압발생회로(31)가 낮은 출력임피던스로 되도록 하기 위해서 그 시정수 τ는

τ＜T× 30

특히

τ＜T× 10

으로 정하는 것이 바람직하다.

여기서 T는 사이클시간이다. 이 사이클시간은 활성기간과 대기기간(활성기간사이에 발생)의 합으로 규정되며, 비트선의 선충전에 사용된다. 시정수 τ는 CZ로 표시되는데, 여기서 C는 셀플레이트(CP)의 용량이고, Z는 상기한 식(즉, Z=(R1·R2) /(R1+R2))으로 표현되는 것이다.

제9a도는 제7도와 제8도에서의 클록신호(φ0,φ1,φ2)를 발생시키기 위한 클록발생회로의 블록다이어그램을 나타낸 것으로, 제9a도에 있어서 다수의 클록발생기 (CG1~CG5)가 직렬로 연결되는데, 그중 클록발생기(CG1)의 입력측에는 인버터(91)가 설치되어 있다. 또한, 상기 각 클록발생기 (CG1~CG5)에는 참조부호 R1~R5로 표시된 리셋트단자가 마련되어 있다.

상기 제9a도에서는 클록신호(

(φ0))에 따라 클록신호(φ1,φ2)를 얻고 있는 바, 즉 (

)는 클록발생기(CG1)에 입력됨과 더불어 리셋트단자 (R1,R3,R4, R5)를 통해 해당 클록발생기(CG1,CG3,CG4,CG5)에 입력되고, 상기 클록발생기 (CG5)의 출력은 리셋트단자(R2)에 궤환되어 인가되게 된다. 이상의 각 클록발생기 (CG1~ CG5)는 일정한 기간 클록신호를 지연시키게 된다.

제9b도는 상기 제9a에서 참조부호 A∼F로 표시된 출력단에서 나타나는 상기 각 클록발생기(CG1~CG5)의 출력파형을 도시한 것으로, 예컨대 출력단(B)의 출력파형에 있어서, 클록신호는 제9b도에 점선으로 도시된 바와 같이 (

)클록신호에 대해 일정한 지연시간을 갖고서 반전되어 나타나게 되나, 이러한 지연은 (

)신호가 리셋트단자(R1)에 입력되기 때문에 (

)의 상승엣지에서 없어지게 된다. 이와 같은 방식으로, 출력단(D~F)에서 하강엣지의 타이밍은 (

)클록신호의 상승엣지에 동기되는데, 이와는 달리 출력단(C)의 하강엣지는 출력단(F)의 출력파형이 클록발생기(CG2)의 리셋트단자(R2)에 궤한되어 공급되기 때문에 출력단 (F)에 나타나는 출력파형의 상승엣지에 동기되게 된다. 이상과 같은 (

)클록신호와 출력단(C, D)의 출력파형은 각각 클록신호(φ0,φ1,φ2)로서 사용된다.

상기한 바와 같이 본 실시예에 의하면 대기기간에 누설전류가 효과적으로 감소되게 되고, 활성기간에 셀플레이트전압이 안정화된다.

한편, DRAM의 동작에 따라 발생되는 축적효과(accumulation effect)는 아직 또 다른 문제점으로 남아 있는 바, 예컨대 다수의 워드선을 활성화시킴에 따라 셀플레이트상의 전압포텐셜축적에 의해 셀플레이트전압이 크게 변동되게 된다.

이러한 셀플레이트전압의 변동은 DRAM의 동작에 대한 신뢰성을 저하시키게 되는데, 예컨대 셀정보의 독출동작에 대한 정확성이 크게 저하되게 되는 바, 이러한 문제는 셀플레이트 전압발생회로(31)의 출력임피던스를 주기적으로 감소시킴에 따라 해결된다.

제9c는 셀플레이트전압의 변동을 나타낸 것으로, 상기 제9c도에서 실선으로 나타낸 바와 같이 본 실시예에 의하면 셀플레이트전압의 변동은 쉽사리 복구되게 된다. 그러나, 종래기술에 따르면 높은 출력임피던스가 계속 유지되는 경우에는 셀플레이트전압변동에 대한 복구동작이 제9c도에 점선으로 나타낸 바와 같이 더욱 늦어지게 되고, 이는 바람직하지 않은 전하축적이 발생되는 원인으로 되고있다.

제10도는 본 발명의 다른 실시예에 따른 DRAM의 회로도를 나타낸 것으로, 여기서 메모리어레이는 2개의 메모리어레이블록(MA1, MA2)으로 분리되어져 구성되어있고, 그에 따라 셀플레이트(CP1,CP2)도 분리되어 구성되어있다. 이러한 셀플레이트 (CP1,CP2)에 대해서는 셀플레이트 전압발생회로(101a, 101b)가 각각 설치되어 있는데, 이 셀플레이트 전압발생회로(101a, 101b)의 출력임피던스는 각각의 제어회로 (102a, 102b)에 의해 제어되게 된다. 여기서, 상기 DRAM칩은 부분적인 활성모드에서 동작하게 되는 바, 즉 한쪽의 메모리어레이블록(MA1)은 임의 내부행어드레스(Ai)가 하이레벨일 때에 활성화된다. 이 기간동안에 다른 메모리어레이블록(MA2)은 전력소비를 낮추기 위해 비활성화상태를 유지하게 된다. 즉 메모리어레이블록(MA2)은 상기 메모리어레이블록(MA1)이 활성화되는 기간동안에 대기상태를 유지하고 있게 된다.

그리고, 상기 메모리어레이블록(MA2)은 상기 메모리어레이블록(MA1)과 유사한 방법으로 내부행어드레스(Ai)가 하이레벨일 때 활성화되게 되고, 이때 메모리어레이블록(MA1)은 비활성화상태(대기상태)로 전환되게 된다. 따라서 셀플레이트 전압발생회로(101a, 101b)는 활성화되는 메모리어레이블록이 낮은 출력임피던스상태로 설정되도록 제어됨과 더불어 비활성화 메모리어레이블록이 높은 출력임피던스상태로 설정되도록 제어되게 된다. 여기서, 상기 내부행어드레스는 입력어드레스신호를 각각 1쌍의 상보신호(Ai,

; i=1-9)로 변환시키는 어드레스버퍼회로에서 발생되게 된다.

제11a도는 상기 제10도에 도시된 셀플레이트 전압발생회로(101a)와 제어회로 (102a)로 나타낸 회로도이고, 또한 제11b도는 상기 제10도에 도시된 셀플레이트 전압발생회로(101b)와 제어회로(102b)를 나타낸회로도로서, 이와 같은 회로에 있어서 전원전위(Vcc)와 접지전위(Vss)사이에는 저항(R11, R12, R13, R14)이 직렬로 연결되고, 셀플레이트전압은 상기 저항(R11~R14)의 중간점으로부터 공급되게 되는 바, 이들 회로소자가 셀플레이트 전압발생회로(101a, 101b)의 일부를 구성하고 있다. 여기서 각각의 외측저항(R11, R14)은 R의 저항값을 갖게 되고, 내측저항(R12, R13)은 4R의 저항값을 각게 된다. 또, 직렬접속된 MOSFET(TR1,TR2)는 저항 (R13)을 통해 상호 접속되고, 이와 유사하게 직렬접속된 MOSFET(TR3~TR4)는 저항(R13)을 통해 상호 접속되어 있다. 또한, 상기 MOSFET(TR1~TR4)는 N채널 MOSFET로 되어 있고, 상기 MOSFET(TR2,TR3)의 게이트는 (

)신호가 반전된 클록신호) (φA)가 인가되면, 상기 MOSFET(TR1,TR4)의 게이트는 행어드레스신호(Ai 또는

)가 인가되게 된다.

상기 실시에에 의하면, 메모리어레이블록(MA1)의 활성기간동안에는 신호 (φA)와 신호(Ai)가 모두 하이레벨로 되어 제어회로(102a)의 MOSFET (TR1~ TR4)에 인가되므로 저항(R12, R13)이 단락상태로 되고, 이에 따라 셀플레이트 전압발생회로(101b)는 신호(

)가 로우레밸이므로 상기한 바와 달리 높은 출력임피던스상태로 되고, 이에 따라 누설전류를 방지하게 된다.

그리고, 어드레스신호(Ai)가 로우레벨이고, 어드레스신호(

)가 하이레벨로 되는 다른 경우에는 상기한 관계가 서로 바뀌어 작용하게 된다.

본 발명은 상기 실시예에 한정되는 것은 아니다.

즉, 낮은 출력임피던스는 상기 제3도의 실시예에서 활성기간에 이루어지게 되지만, 만약 필요하다면 이와 반대로 대기기간에 낮은 출력임피던스상태로 하고 활성기간에 높은 임피던스상태로 할 수도 있다. 즉, 제7도에 도시된 실시예에서 제12도에 나타낸 클록신호(φ0,φ1,φ2)를 사용하면 상기한 반대동작을 실시케 할 수 있다.

제12도는 대기기간에 활성화되는 클록신호(φ0,φ1,φ2)를 발생시키기 위한 클록회로를 나타낸 블록다이어그램으로서, 이 회로의 기본적인 구성은 제9a도와 거의 동일하게 되어 있으나 인버터(121)가 클록발생기(CG1)의 앞단에 부가됨으로써 클록신호(φ0~φ2)가 대기기간에 활성화 된다.

또한, 상기 제11a도와 제11b도의 실시예에서와 같이 MOSFET(TR1,TR4)에 입력되는 어드레스신호(Ai,

)를 상호 바꾸어줌으로써 위와 같은 반대동작을 실시케 할 수 있다.

부분적인 활성방법이 제3도의 실시예에 채택되는 경우에는 상기 실시예는 그대로 적용될 수 있는 바, 메모리블록중에서 그 어느 것도 활성모드가 아닐 때 메모리어레이는 대기모드로 규정된다. 이때 셀플레이트는 두 블록상에 공통으로 이용된다.

제13도는 제7도에 나타낸 셀플레이트 전압발생회로(31)의 또 다른 실시예 (31')를 나타낸 회로도로서, 본 회로도에는 게이트와 드레인이 서로 접속되어 있는 N채널 MOSFET(T12,T13)가 도시되어 있는 바, 이들 MOSFET(T12,T13)는 분할저항 (R1, R2)을 대신하는 것으로 이러한 형태의 MOSFET 는 제11a도와 제11b도에 도시된 각각의 저항(R11~R14)을 대신할 수도 있다.

또한, 셀플레이트전압은 (1/2)Vcc로 한정되지 않고 전원전위(Vcc)와 접지전위 (Vss)사이에서의 적당한 전압으로 설정될 수 있다. 한편, 제10도의 실시예에서는 메모리어레이가 2개의 블록으로 분리되어 있으나 필요하다면 그 이상의 블록으로 분할될 수 있다.

예컨대,4개의 메모리셀 어레이블록으로 분할된 경우에는 1개 또는 2개의 메모리셀어레이블록이 활성기간동안 동시에 활성화되게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 따르면, 안정된 셀플레이트전압을 얻고 전력소모를 줄이며 셀플레이트 포텐셜의 축적효과를 방지하는 효과를 거둘 수 있다.

Claims

정보전하를 축적하는 캐패시터(3)를 갖춘 메모리셀이 반도체기판(1)에 복수개 매트릭스형태로 배열되어 형성된 메모리어레이(MA)를 갖추면서 복수의 캐패시터의 공통전극인 셀플레이트(CP)에 전원전위(Vcc)와 접지전위(Vss)사이의 소정 전위를 공급하는 셀플레이트 전압발생수단(31)을 갖춘 반도체 기억장치에 있어서, 상기 셀플레이트 전압발생수단(31)에 상기 메모리어레이(MA)가 활성모드일 때 상기 셀플레이트 전압발생수단(31)의 출력임피던스를 저하시키고, 상기 메모리어레이(MA)가 대기모드일 때 상기 셀플레이트전압발생수단(31)의 출력임피던스를 상승시키도록 된 제어수단(32)이 연결되어 이루어진 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제1항에 있어서, 상기 셀플레이트 전압발생수단(31)은 상기 전원전위(Vcc)와 접지전위(Vss)간의 전압차를 분할하면서 출력단을 구비하고 있는 제1전압분할수단과, 상기 전원전위(Vcc)와 접지전위(Vss)간의 전압차를 분할하면서 상기 제1전압분할수단(R1, R2)의 출력단에 연결되는 출력단을 구비함과 더불어 그 출력임피던스가 제어수단(32)에 의해 제어되는 제2전압분할수단으로 구성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제2항에 있어서, 상기 제2전압분할수단은, 게이트와 소오스 및 드레인을 갖추면서 그 드레인이 상기 전원전위(Vcc)에 연결된 제1MOS트랜지스터(T1)와, 게이트와 소오스 및 드레인을 갖추면서 그 소오스가 상기 접지전위(Vss)에 연결됨과 더불어 그 드레인이 상기 제1MOS트랜지스터(T1)의 소오스에 연결된 제2MOS트랜지스터(T2)로 구성되고, 상기 제1, 제2MOS트랜지스터(T1,T2)의 게이트가 서로 연결되어 제어단자(N2)를 형성하도록 된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제2항에 있어서, 상기 제어수단(32)은 제3MOS트랜지스터(T3)와, 상기 제어단자(N2)를 충전시키기 위해 게이트가 상기 제3MOS트랜지스터(T3)의 소오스에 연결된 제4MOS트랜지스터(T4) 및, 상기 제어단자(N2)를 방전시키기 위한 제5MOS트랜지스터(T5)로 구성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제3항에 있어서, 출력임피던스가 저하되는 동안 전하를 집적시키기 위한 집적수단(T11,C)을 포함하는 타이머수단(33)과, 상기 집적전하의 레벨에 따라 미리 결정된 양만큼 상기 제어단자(N2)를 방전시키는 방전용 MOS트랜지스터(T6)를 더 구비하여 구성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제5항에 있어서, 상기 집적전하에 의해 얻어진 전압을 분할하여 상기 방전용 MOS트랜지스터(T6)의 게이트에 공급하는 전압분할수단(T8~T10)을 더 구비하여 구성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제2항에 있어서, 상기 제1전압분할수단은 상기 전원전위(Vcc)와 접지전위 (Vss)간에 직렬로 연결된 제1저항(R1)과 제2저항(R2)으로 구성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제1항에 있어서, 상기 제어수단(32)이 상기 출력임피던스를 저하시킨 후 소정 기간내에 상기 셀플레이트 전압발생수단(31)의 상기 출력임피던스를 증가시키는 타이머수단(33)을 더 구비하여 구성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제1항에 있어서, 상기 셀플레이트 전압발생수단(31)의 출력임피던스는 소정 기간 저하되고, 이 소정기간동안의 셀플레이트 전압발생수단(31)의 셀플레이트전압에 대한 시정수는 상기 메모리셀(MA)의 사이클시간의 30배보다 작은 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제1항에 있어서, 상기 셀플레이트 전압발생수단(31)의 출력임피던스는 소정 기간 저하되고, 이 소정기간동안 셀플레이트 전압발생수단(31)의 셀플레이트전압에 대한 시정수는 상기 메모리셀(MA)의 사이클시간의 10배보다 작은 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
정보전하를 축적하는 캐패시터(3)를 갖춘 메모리셀이 반도체기판(1)에 복수개 매트릭스형태로 배열형성되어 선택적으로 활성화되는 적어도 복수의 제1 및 제2 메모리셀 어레이블록(MA1, MA2)을 갖추면서, 이 제1 및 제2메모리셀 어레이블록(MA1, MA2)의 기판상에 형성된 캐패시터의 공통전극인 셀플레이트 (CP1,CP2)에 전원전위 (Vcc)와 접지전위(Vss)사이의 소정전위를 공급하는 셀플레이트 전압발생수단(101a, 101b)를 갖춘 반도체 기억장치에 있어서, 상기 셀플레이트 전압발생수단(101a, 101b)에 상기 메모리셀 어레이블록(MA1, MA2)중 대응되는 메모리셀 어레이블록이 활성화상태일 때 상기 셀플레이트 전압발생수단(101a, 101b)중 대응되는 셀플레이트 전압발생수단의 출력임피던스를 저하시키면서 대응되지 않는 셀플레이트 전압발생수단의 출력임피던스를 상승시키도록 된 제어수단이 연결되어 이루어진 것을 특징으로 하느 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제11항에 있어서, 상기 셀플레이트(CP1,CP2)가 상기 각 메모리셀 어레이블록 (MA1, MA2)에 형성되고, 상기 셀플레이트 전압발생수단(101a, 101b)과 상기 제어수단이 각 메모리셀 어레이블록(MA1, MA2)에 갖추어져 있는 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제12항에 있어서, 상기 각 셀플레이트 전압발생수단(101a, 101b)이 상기 전원전위 (Vcc)와 접지전위(Vss)사이에 직렬로 연결된 제1저항(R11)과, 제2저항(R12), 제3저항(R13) 및 제4저항(R14)으로 구성되면서, 상기 제2저항(R12)과 제3저항 (R13)의 접속점이 출력단을 형성하고, 상기 각 제어수단(102a, 102b)은 상기 출력단과 상기 제1, 제2저항(R11, R12)의 접속점사이에 연결된 제1MOS트랜지스터쌍 (TR1,TR2)과 , 상기 출력단과 상기 제3, 제4저항(R13, R14)의 접속점사이에 연결된 제2MOS트랜지스터쌍(TR3,TR4)으로 이루어지며, 상기 MOS트랜지스터쌍[(TR1,TR2), (TR3,TR4)]들중 하나의 MOS트랜지스터는 활성화신호를 받아들이는 게이트입력단을 구비하면서, 다른 하나의 MOS트랜지스터는 어드레스신호를 받아들이는 게이트입력단을 구비함과 더불어, 상기 어드레스신호는 활성되된 메모리셀어레이블록과 대기상태인 메모리셀 어레이블록간에서 상보적(compleme ntary)인 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제11항에 있어서, 상기 셀플레이트(CP1,CP2)가 상기 복수의 메모리셀 어레이블록(MA1, MA2)에 공통으로 형성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.
제11항에 있어서, 상기 제어수단은 각각 상기 출력단과 상기 제1, 제2저항 (R11, R12)간의 접속점사이에 연결되면서, 상기 출력단과 상기 제3, 제4저항(R13, R14)간의 접속점사이에 연결된 2개의 제어회로(102a, 102b)로 구성된 것을 특징으로 하는 셀플레이트 전압발생수단을 갖춘 반도체 기억장치.