JP2790215B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2790215B2 JP2790215B2 JP63276680A JP27668088A JP2790215B2 JP 2790215 B2 JP2790215 B2 JP 2790215B2 JP 63276680 A JP63276680 A JP 63276680A JP 27668088 A JP27668088 A JP 27668088A JP 2790215 B2 JP2790215 B2 JP 2790215B2
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
- G09G5/366—Graphics controllers with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
- G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばカラ
ーディスプレイ用のカラー画素信号を発生させるカラー
パレット回路に利用して有効な技術に関するものであ
る。
ーディスプレイ用のカラー画素信号を発生させるカラー
パレット回路に利用して有効な技術に関するものであ
る。
カラーディスプレイ用のカラー画素信号を形成するLS
I、いわゆるカラーパレット回路の例として、（株）日
立製作所から販売されている半導体集積回路装置『HD15
3109』がある。
I、いわゆるカラーパレット回路の例として、（株）日
立製作所から販売されている半導体集積回路装置『HD15
3109』がある。
液晶やプラヅマディスプレイといったようなパネルデ
ィスプレイを用いたラップトップ型のパーソナルコンピ
ュータ等においては、その機能としてCRTカラーディス
プレイとの接続が可能であることが要求されている。上
記CRTカラーディスプレイ用のカラー画素信号を形成す
るカラーパレットは、上記のようなパネルディスプレイ
との接続に関して配慮がなされておらず、ディジタル／
アナログ変換されたＲ、Ｇ及びＢのアナログカラー信号
しか出力しないから、上記のパネルディスプレイ用を駆
動する画素信号としてそのまま利用できず、アナログ出
力信号を適当なディジタル変換する等付加回路が必要に
なり、回路が複雑になってしまう。
ィスプレイを用いたラップトップ型のパーソナルコンピ
ュータ等においては、その機能としてCRTカラーディス
プレイとの接続が可能であることが要求されている。上
記CRTカラーディスプレイ用のカラー画素信号を形成す
るカラーパレットは、上記のようなパネルディスプレイ
との接続に関して配慮がなされておらず、ディジタル／
アナログ変換されたＲ、Ｇ及びＢのアナログカラー信号
しか出力しないから、上記のパネルディスプレイ用を駆
動する画素信号としてそのまま利用できず、アナログ出
力信号を適当なディジタル変換する等付加回路が必要に
なり、回路が複雑になってしまう。
また、上記のようなラップトップ型のパーソナルコン
ピュータ等においては、電池駆動されるものであるため
低消費電力であることが必要とされる。それ故、CRTカ
ラーディスプレイ用に用いる上記ディジタル／アナログ
変換回路等は、それを使用しないときには低消費電力と
することが必要である。ただし、その動作電圧を完全に
遮断したのでは、回路の立ち上がりスタンバイタイムが
必要になる等使いづらくなる。
ピュータ等においては、電池駆動されるものであるため
低消費電力であることが必要とされる。それ故、CRTカ
ラーディスプレイ用に用いる上記ディジタル／アナログ
変換回路等は、それを使用しないときには低消費電力と
することが必要である。ただし、その動作電圧を完全に
遮断したのでは、回路の立ち上がりスタンバイタイムが
必要になる等使いづらくなる。
この発明の目的は、低消費電力のもとに動作モードに
応じて選択的に動作状態にされる機能ブロックを持つ半
導体集積回路装置を提供することある。
応じて選択的に動作状態にされる機能ブロックを持つ半
導体集積回路装置を提供することある。
この発明の他の目的は、低消費電力化と多機能化を図
ったカラーパレット機能を持つ半導体集積回路装置を提
供することにある。
ったカラーパレット機能を持つ半導体集積回路装置を提
供することにある。
この発明の前記ならびにそのほかの目的と新規の特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
動作モードに応じて選択的に動作状態にされ機能ブロッ
クとして、それが非動作状態に置かれるとき少なくとも
外部端子に結合される出力回路を高出力インピーダンス
状態にする。
要を簡単に説明すれば、下記の通りである。すなわち、
動作モードに応じて選択的に動作状態にされ機能ブロッ
クとして、それが非動作状態に置かれるとき少なくとも
外部端子に結合される出力回路を高出力インピーダンス
状態にする。
上記した手段によれば、外部端子に接続される比較的
大きな負荷を駆動するために比較的大きな電流を流す必
要のある出力回路を出力ハイインピーダンス状態にする
ことによって、非動作状態での低消費電力化が可能にな
る。
大きな負荷を駆動するために比較的大きな電流を流す必
要のある出力回路を出力ハイインピーダンス状態にする
ことによって、非動作状態での低消費電力化が可能にな
る。
第１図は、この発明をカラーパレット回路に適用した
場合の一実施例のブロック図が示されている。
場合の一実施例のブロック図が示されている。
パレットメモリPLMの各アドレスには、各カラー画素
信号に対応したカラーデータが格納されている。それ
故、図示しない画像データが格納されるフレームメモリ
に、上記パレットメモリのアドレスに対応した画素デー
タを記憶させることにより、フレームメモリに記憶され
たデータをカラー画素信号に変換することができる。逆
に、マイクロプロセッサ等によりパレットメモリPLMに
記憶されるカラーデータを書き換えることにより、表示
される図形の色を簡単に変更することができる。制御ロ
ジックLOGは、図示しないフレームメモリからCRT等のラ
スタスキャンタイミングに同期して読み出された画像デ
ータを受けて、それをアドレス情報としてパレットメモ
リPLMのアクセスを行う。
信号に対応したカラーデータが格納されている。それ
故、図示しない画像データが格納されるフレームメモリ
に、上記パレットメモリのアドレスに対応した画素デー
タを記憶させることにより、フレームメモリに記憶され
たデータをカラー画素信号に変換することができる。逆
に、マイクロプロセッサ等によりパレットメモリPLMに
記憶されるカラーデータを書き換えることにより、表示
される図形の色を簡単に変更することができる。制御ロ
ジックLOGは、図示しないフレームメモリからCRT等のラ
スタスキャンタイミングに同期して読み出された画像デ
ータを受けて、それをアドレス情報としてパレットメモ
リPLMのアクセスを行う。
制御回路CONTは、表示タイミング信号やマイクロプロ
セッサ等からの動作制御信号を受けて、上記パレットメ
モリPLMに対して読み出しや書き込み動作モードの設定
を行うとともに、書き込みモードにおけるカラーデータ
の変更のためのアドレス設定及びカラーデータを入力す
る。上記制御回路CONTは、上記のようなパレットメモリ
PLMのアクセス制御の他、次のような動作制御を行う。
セッサ等からの動作制御信号を受けて、上記パレットメ
モリPLMに対して読み出しや書き込み動作モードの設定
を行うとともに、書き込みモードにおけるカラーデータ
の変更のためのアドレス設定及びカラーデータを入力す
る。上記制御回路CONTは、上記のようなパレットメモリ
PLMのアクセス制御の他、次のような動作制御を行う。
この実施例では、CRTカラーディスプレイによる表示
と、液晶やプラヅマデスプレイといったようなパネルデ
ィスプレイによる表示とに対応した両出力機能を持つよ
うにされる。セレクタSELは、表示動作モードに応じて
上記パレットメモリPLMからのカラーデータをディジタ
ル／アナログ変換回路DAC1なしいDAC3と、ディジタル出
力回路DOBに伝える。上記ディジタル／アナログ変換回
路DAC1ないしDAC3は、CRTカラーディスプレイ用のカラ
ー画素信号Ｒ、Ｇ及びＢをそれぞれ形成する。上記ディ
ジタル出力回路DOBは、パネルディスプレイに必要なカ
ラー又はモノクロ階調表示に対応したディジタル画像デ
ータを出力する。さらに、このデータをもとにパネルデ
ィスプレイの駆動方式に合わせた信号に変換して階調表
示を行っている。
と、液晶やプラヅマデスプレイといったようなパネルデ
ィスプレイによる表示とに対応した両出力機能を持つよ
うにされる。セレクタSELは、表示動作モードに応じて
上記パレットメモリPLMからのカラーデータをディジタ
ル／アナログ変換回路DAC1なしいDAC3と、ディジタル出
力回路DOBに伝える。上記ディジタル／アナログ変換回
路DAC1ないしDAC3は、CRTカラーディスプレイ用のカラ
ー画素信号Ｒ、Ｇ及びＢをそれぞれ形成する。上記ディ
ジタル出力回路DOBは、パネルディスプレイに必要なカ
ラー又はモノクロ階調表示に対応したディジタル画像デ
ータを出力する。さらに、このデータをもとにパネルデ
ィスプレイの駆動方式に合わせた信号に変換して階調表
示を行っている。
特に制限されないが、モノクロの液晶又はプラヅマデ
ィスプレイにおいては、グリーンのカラーデータを用い
て階調表示を行う。例えば、グリーンのデータのうち、
適当な２ビットのデータを出力させる場合には、３段階
（黒を除く）の階調表示が可能になる。すなわち、カラ
ーデータの01ないし11に応じて、その表示期間のデュー
ティを変化させることにより３段階の階調表示が可能に
なる。上記ビット数を多くすれば、より多くの階調表示
が可能になる。また、液晶カラーディスプレイでは、３
原色のカラーストライプ等に対応して、Ｒ、Ｇ及びＢの
１ビットの信号を出力させる。これにより、８色のカラ
ー表示が可能になるものである。各色多ビットのディジ
タル信号を用いてパネルディスプレイ用の駆動信号のデ
ューティやレベルを変えることにより、カラーの階調表
示が可能となり、より多くのカラー表示も可能になる。
ィスプレイにおいては、グリーンのカラーデータを用い
て階調表示を行う。例えば、グリーンのデータのうち、
適当な２ビットのデータを出力させる場合には、３段階
（黒を除く）の階調表示が可能になる。すなわち、カラ
ーデータの01ないし11に応じて、その表示期間のデュー
ティを変化させることにより３段階の階調表示が可能に
なる。上記ビット数を多くすれば、より多くの階調表示
が可能になる。また、液晶カラーディスプレイでは、３
原色のカラーストライプ等に対応して、Ｒ、Ｇ及びＢの
１ビットの信号を出力させる。これにより、８色のカラ
ー表示が可能になるものである。各色多ビットのディジ
タル信号を用いてパネルディスプレイ用の駆動信号のデ
ューティやレベルを変えることにより、カラーの階調表
示が可能となり、より多くのカラー表示も可能になる。
上記ディジタル／アナログ変換回路DAC1ないしDAC3
と、ディジタル出力回路DOBとは、低消費電力化のため
にそれぞれの動作モード、言い換えるならば、CRTカラ
ーディスプレイによる表示動作か、パネルディスプレイ
による表示動作かに応じてそれぞれ動作状態にされる。
すなわち、この実施例のカラーパレット用の半導体集積
回路装置は、特に制限されないが、パネルディスプレイ
を用いたラップトップ型のパーソナルコンピュータ用に
向けられている。それ故、通常動作ではパネルディスプ
レイによる表示動作を行い、オプション的な機能として
CRTカラーディスプレイによる表示も可能にするもので
ある。上記のようなラップトップ型のパーソナルコンピ
ュータにおていは、電池駆動を前提とするものであるた
め、低消費電力であることが必要である。それ故、制御
回路CONTは、その表示動作モードに応じて非動作状態に
置かれるディジタル／アナログ変換回路DAC1ないしDAC3
又はディジタル出力回路DOBを非動作状態にする制御動
作も行うものである。セレクタSELは、上記のようなア
ナログとディジタルの出力回路の選択的な動作に応じて
パレットメモリPLMのカラーデータを伝えるものであ
る。
と、ディジタル出力回路DOBとは、低消費電力化のため
にそれぞれの動作モード、言い換えるならば、CRTカラ
ーディスプレイによる表示動作か、パネルディスプレイ
による表示動作かに応じてそれぞれ動作状態にされる。
すなわち、この実施例のカラーパレット用の半導体集積
回路装置は、特に制限されないが、パネルディスプレイ
を用いたラップトップ型のパーソナルコンピュータ用に
向けられている。それ故、通常動作ではパネルディスプ
レイによる表示動作を行い、オプション的な機能として
CRTカラーディスプレイによる表示も可能にするもので
ある。上記のようなラップトップ型のパーソナルコンピ
ュータにおていは、電池駆動を前提とするものであるた
め、低消費電力であることが必要である。それ故、制御
回路CONTは、その表示動作モードに応じて非動作状態に
置かれるディジタル／アナログ変換回路DAC1ないしDAC3
又はディジタル出力回路DOBを非動作状態にする制御動
作も行うものである。セレクタSELは、上記のようなア
ナログとディジタルの出力回路の選択的な動作に応じて
パレットメモリPLMのカラーデータを伝えるものであ
る。
第２図には、上記ディジタル出力回路の一実施例の回
路図が示されている。
路図が示されている。
この出力回路は、CMOS回路とバイポーラ型トランジス
タとを組み合わせたもので、入力回路としてCMOS回路を
用い、出力回路としてバイポーラ型トランジスタを用い
る。入力回路は、ＰチャンネルMOSFETQ1のゲートに出力
イネーブル信号Ｅを供給し、上記ＰチャンネルMOSFETQ1
を通して入力信号INを受けるＰチャンネルMOSFETQ2とＮ
チャンネルMOSFETQ3からなるCMOSインバータ回路に電源
電圧VCCを供給する。また、上記MOSFETQ1を介して動作
電圧が供給され、上記入力信号INがゲートに供給される
ＮチャンネルMOSFETQ4は、そのソースに負荷抵抗R2が設
けられるソースフォロワ回路を構成する。
タとを組み合わせたもので、入力回路としてCMOS回路を
用い、出力回路としてバイポーラ型トランジスタを用い
る。入力回路は、ＰチャンネルMOSFETQ1のゲートに出力
イネーブル信号Ｅを供給し、上記ＰチャンネルMOSFETQ1
を通して入力信号INを受けるＰチャンネルMOSFETQ2とＮ
チャンネルMOSFETQ3からなるCMOSインバータ回路に電源
電圧VCCを供給する。また、上記MOSFETQ1を介して動作
電圧が供給され、上記入力信号INがゲートに供給される
ＮチャンネルMOSFETQ4は、そのソースに負荷抵抗R2が設
けられるソースフォロワ回路を構成する。
出力回路は、トーテムポール型出力回路を構成し、ハ
イレベルの出力信号を形成するトランジスタT1のベース
は、上記CMOSインバータ回路の出力端子に接続され、ロ
ウレベルの出力信号を形成するトランジスタT2のベース
は、上記MOSFETQ4のソース出力が供給される。トランジ
スタT4のコレクタには、電流制限用抵抗R1が設けられ、
エミッタにはレベルシフト用ダイオードD1が挿入され
る。
イレベルの出力信号を形成するトランジスタT1のベース
は、上記CMOSインバータ回路の出力端子に接続され、ロ
ウレベルの出力信号を形成するトランジスタT2のベース
は、上記MOSFETQ4のソース出力が供給される。トランジ
スタT4のコレクタには、電流制限用抵抗R1が設けられ、
エミッタにはレベルシフト用ダイオードD1が挿入され
る。
このディジタル出力回路では、イネーブル信号Ｅをハ
イレベルにすると、ＰチャンネルMOSFETQ1がオフ状態に
なり、トランジスタT1とT2のベース電流を遮断するた
め、出力端子OUTはハイインピーダンス状態になり、電
流消費を零にすることができる。
イレベルにすると、ＰチャンネルMOSFETQ1がオフ状態に
なり、トランジスタT1とT2のベース電流を遮断するた
め、出力端子OUTはハイインピーダンス状態になり、電
流消費を零にすることができる。
この構成では、トランジスタT1、T2の電流増幅率が約
100と大きいため、ＰチャンネルMOSFETQ1としては、出
力電流の1/100の微小なベース電流を遮断すればよいか
ら、比較的小さなサイズにより構成できる。
100と大きいため、ＰチャンネルMOSFETQ1としては、出
力電流の1/100の微小なベース電流を遮断すればよいか
ら、比較的小さなサイズにより構成できる。
さらに、このディジタル出力回路は、イネーブル信号
Ｅをロウレベルにして回路を動作状態にするとき、バイ
アスの立ち上がり待ち時間が無いため、上記イネーブル
信号Ｅのロウレベルに応じて高速に動作可能になって格
別なスタンバイタイムの設定が不要になる。
Ｅをロウレベルにして回路を動作状態にするとき、バイ
アスの立ち上がり待ち時間が無いため、上記イネーブル
信号Ｅのロウレベルに応じて高速に動作可能になって格
別なスタンバイタイムの設定が不要になる。
第３図には、上記ディジタル出力回路やセレクタの一
実施例の回路図が示されている。
実施例の回路図が示されている。
この実施例では、CMOS回路が用いられる。すなわち、
ＰチャンネルMOSFETQ5、Q6及びＮチャンネルMOSFETQ7、
Q8を直列接続し、上記ＰチャンネルMOSFETQ5とＮチャン
ネルMOSFETQ8のゲートに入力信号INを供給して、CMOSイ
ンバータ回路を構成する。ＰチャンネルMOSFETQ6のゲー
トには、イネーブル信号Ｅを供給し、ＮチャンネルMOSF
ETQ7のゲートにはインバータ回路N1によりイネーブル信
号Ｅを反転して供給する。
ＰチャンネルMOSFETQ5、Q6及びＮチャンネルMOSFETQ7、
Q8を直列接続し、上記ＰチャンネルMOSFETQ5とＮチャン
ネルMOSFETQ8のゲートに入力信号INを供給して、CMOSイ
ンバータ回路を構成する。ＰチャンネルMOSFETQ6のゲー
トには、イネーブル信号Ｅを供給し、ＮチャンネルMOSF
ETQ7のゲートにはインバータ回路N1によりイネーブル信
号Ｅを反転して供給する。
この実施例回路では、イネーブル信号Ｅをハイレベル
にすると、ＰチャンネルMOSFETQ6がオフ状態に、インバ
ータ回路N1の出力がロウレベルになってＮチャンネルMO
SFETQ7がオフ状態となるめた、出力はハイインピーダン
ス状態になる。それ故、上記ディジタル出力回路として
用いるときには、上記第２図の実施例と同様な動作を行
わせることができる。また、セレクタとして用いるとき
には、上記回路を２個設けて入力信号INを共通にパレッ
トメモリPLMの出力に接続し、一方の回路の出力OUTを前
記ディジタル／アナログ変換回路DACの入力に接続し、
他方の回路の出力OUTをディジタル出力回路DOBに入力接
続すればよい。このようにすることによって、イネーブ
ル信号Ｅに応じて動作状態にされる回路に対してパレッ
トメモリPLMのデータを送出させることができる。
にすると、ＰチャンネルMOSFETQ6がオフ状態に、インバ
ータ回路N1の出力がロウレベルになってＮチャンネルMO
SFETQ7がオフ状態となるめた、出力はハイインピーダン
ス状態になる。それ故、上記ディジタル出力回路として
用いるときには、上記第２図の実施例と同様な動作を行
わせることができる。また、セレクタとして用いるとき
には、上記回路を２個設けて入力信号INを共通にパレッ
トメモリPLMの出力に接続し、一方の回路の出力OUTを前
記ディジタル／アナログ変換回路DACの入力に接続し、
他方の回路の出力OUTをディジタル出力回路DOBに入力接
続すればよい。このようにすることによって、イネーブ
ル信号Ｅに応じて動作状態にされる回路に対してパレッ
トメモリPLMのデータを送出させることができる。
第４図には、上記ディジタル出力回路の更に他の一実
施例の回路図が示されている。
施例の回路図が示されている。
この実施例では、DTL（ダイオード・トランジスタ・
ロジック）回路を利用している。すなわち、ダイオード
D2、D3及びD4と抵抗R3及びR4によりそれぞれ入力論理部
を構成する。ダイオードD2とD3及び抵抗R3からなる論理
部の出力は、トランジスタT4のベースに供給され、その
コレクタ出力をトーテムポール型の電源電圧側出力トラ
ンジスタT5のベースに、エミッタ出力を接地電位側出力
トランジスタT6のベースに供給する。また、ダイオード
D4と抵抗R4からなる論理部の入力には、インバータ回路
N2を介してイネーブル信号Ｅが供給される。この論理部
の出力は、トランジスタT3のベースに供給され、このト
ランジスタT3は、上記出力トランジスタT4のコレクタ出
力を強制的に接地電位として出力トランジスタT5をオフ
状態にする。
ロジック）回路を利用している。すなわち、ダイオード
D2、D3及びD4と抵抗R3及びR4によりそれぞれ入力論理部
を構成する。ダイオードD2とD3及び抵抗R3からなる論理
部の出力は、トランジスタT4のベースに供給され、その
コレクタ出力をトーテムポール型の電源電圧側出力トラ
ンジスタT5のベースに、エミッタ出力を接地電位側出力
トランジスタT6のベースに供給する。また、ダイオード
D4と抵抗R4からなる論理部の入力には、インバータ回路
N2を介してイネーブル信号Ｅが供給される。この論理部
の出力は、トランジスタT3のベースに供給され、このト
ランジスタT3は、上記出力トランジスタT4のコレクタ出
力を強制的に接地電位として出力トランジスタT5をオフ
状態にする。
この実施例回路において、イネーブル信号Ｅをロウレ
ベルにすると、ダイオードD3がオン状態になり、トラン
ジスタT4をオフ状態にする。これにより、出力トランジ
スタT6もオフ状態になる。上記イネーブル信号Ｅのロウ
レベルに応じてインバータ回路N2の出力信号がハイレベ
ルになてダイオードD4をオフ状態にする。それ故、トラ
ンジスタT3がオン状態になり、駆動トランジスタT4のコ
レクタを接地電位のロウレベルにするので、出力トラン
ジスタT5もオフ状態になる。これにより、イネーブル信
号Ｅがロウレベルにされる非動作状態においては、出力
端子OUTはハイインピーダンス状態にされ、消費される
電流は抵抗R2とR3に流れる電流のみの低消費電力とな
る。
ベルにすると、ダイオードD3がオン状態になり、トラン
ジスタT4をオフ状態にする。これにより、出力トランジ
スタT6もオフ状態になる。上記イネーブル信号Ｅのロウ
レベルに応じてインバータ回路N2の出力信号がハイレベ
ルになてダイオードD4をオフ状態にする。それ故、トラ
ンジスタT3がオン状態になり、駆動トランジスタT4のコ
レクタを接地電位のロウレベルにするので、出力トラン
ジスタT5もオフ状態になる。これにより、イネーブル信
号Ｅがロウレベルにされる非動作状態においては、出力
端子OUTはハイインピーダンス状態にされ、消費される
電流は抵抗R2とR3に流れる電流のみの低消費電力とな
る。
イネーブル信号Ｅがハイレベルのときには、ダイオー
ドD3がオフ状態にされるとともに、インバータ回路N2の
出力信号がロウレベルになってダイオードD4をオン状態
にするのでトランジスタT3がオフ状態になる。それ故、
入力端子INのハイレベル／ロウレベルに応じて、出力ト
ランジスタT6/T5がオン状態になって、ロウレベル／ハ
イレベルの出力信号を形成する。
ドD3がオフ状態にされるとともに、インバータ回路N2の
出力信号がロウレベルになってダイオードD4をオン状態
にするのでトランジスタT3がオフ状態になる。それ故、
入力端子INのハイレベル／ロウレベルに応じて、出力ト
ランジスタT6/T5がオン状態になって、ロウレベル／ハ
イレベルの出力信号を形成する。
第５図には、上記ディジタル／アナログ変換回路の一
実施例の回路図が示されている。
実施例の回路図が示されている。
この実施例のディジタル／アナログ変換回路において
は、図示しない演算増幅回路等により基準定電圧Vrefを
形成し、それをトランジスタT10のベースに供給して、
そのコレクタから基準定電流Ioを形成する。上記トラン
ジスタT10のエミッタには、エミッタ抵抗R10が設けられ
ている。上記定電流Ioは、ダイオード形態のＰチャンネ
ルMOSFETQ10のドレイン電流とされる。このMOSFETQ10に
対して代表として例示的に示されたＰチャンネルMOSFET
Q11ないしQ12が電流ミラー形態に接続される。特に制限
されないが、上記MOSFETQ10に対してMOSFETQ11、Q12の
サイズ比を等しく設定することにより、例示的に示され
ている各MOSFETQ11、Q12のそれぞれドレインから上記同
じ基準定電流Ioに流れるようにされる。
は、図示しない演算増幅回路等により基準定電圧Vrefを
形成し、それをトランジスタT10のベースに供給して、
そのコレクタから基準定電流Ioを形成する。上記トラン
ジスタT10のエミッタには、エミッタ抵抗R10が設けられ
ている。上記定電流Ioは、ダイオード形態のＰチャンネ
ルMOSFETQ10のドレイン電流とされる。このMOSFETQ10に
対して代表として例示的に示されたＰチャンネルMOSFET
Q11ないしQ12が電流ミラー形態に接続される。特に制限
されないが、上記MOSFETQ10に対してMOSFETQ11、Q12の
サイズ比を等しく設定することにより、例示的に示され
ている各MOSFETQ11、Q12のそれぞれドレインから上記同
じ基準定電流Ioに流れるようにされる。
上記各定電流MOSFETQ11、Q12のドレインには、電流切
り換えスイッチとしての一対のＮチャンネルMOSFETQ13,
Q14及びQ15,Q16が設けられる。上記切り換えスイッチと
しての一方のMOSFETQ13、Q15のソースは、回路の接地電
位に接続され、他方のMOSFETQ14、Q16のソースは出力端
子OUTに共通に接続される。この出力端子OUTと回路の接
地点との間には、負荷抵抗R11が設けられる。
り換えスイッチとしての一対のＮチャンネルMOSFETQ13,
Q14及びQ15,Q16が設けられる。上記切り換えスイッチと
しての一方のMOSFETQ13、Q15のソースは、回路の接地電
位に接続され、他方のMOSFETQ14、Q16のソースは出力端
子OUTに共通に接続される。この出力端子OUTと回路の接
地点との間には、負荷抵抗R11が設けられる。
上記例示的に示されている一対の切り換えスイッチと
してのMOSFETQ13,Q14のゲートには、後述するようなノ
ア（NOR）ゲート回路G1とG2の出力信号が供給される。
上記ノアゲート回路G1とG2の一方の入力には、ディジタ
ル信号D0,D0が供給される。他の一対の切り換えスイッ
チとしてのMOSFETQ15,Q16のゲートには、同様なノアゲ
ート回路G3とG4の出力信号が供給される。上記ノアゲー
ト回路G3とG4の一方の入力には、ディジタル信号Dn,Dn
が供給される。上記ノアゲート回路G1ないしG4の他方の
入力には、パワーコントロール（イネーブル）信号PSが
共通に供給される。この実施例のディジタル／アナログ
変換動作は、いわゆる２進のディジタル信号をアナログ
信号に変換するものと異なり、ｎ＋１ビットのカラーデ
ータによりｎ＋１段階の階調表示のためのアナログ信号
が形成される。すなわち、上記各MOSFETQ11、Q12が同じ
定電流Ioを流すので、ディジタル信号D0〜Dnのうち、論
理“1"のものがｍビットあるとそれに対応して基準定電
流Ioが加算されてmIoの電流が抵抗R11に流れてアナログ
電圧信号が形成される。ディジタル信号D0〜Dnのうち、
論理“0"に対応されたものは、接地電位側に結合された
MOSFETQ13,Q15等がオン状態になり、上記定電流Ioを回
路の接地電位側に流すものである。
してのMOSFETQ13,Q14のゲートには、後述するようなノ
ア（NOR）ゲート回路G1とG2の出力信号が供給される。
上記ノアゲート回路G1とG2の一方の入力には、ディジタ
ル信号D0,D0が供給される。他の一対の切り換えスイッ
チとしてのMOSFETQ15,Q16のゲートには、同様なノアゲ
ート回路G3とG4の出力信号が供給される。上記ノアゲー
ト回路G3とG4の一方の入力には、ディジタル信号Dn,Dn
が供給される。上記ノアゲート回路G1ないしG4の他方の
入力には、パワーコントロール（イネーブル）信号PSが
共通に供給される。この実施例のディジタル／アナログ
変換動作は、いわゆる２進のディジタル信号をアナログ
信号に変換するものと異なり、ｎ＋１ビットのカラーデ
ータによりｎ＋１段階の階調表示のためのアナログ信号
が形成される。すなわち、上記各MOSFETQ11、Q12が同じ
定電流Ioを流すので、ディジタル信号D0〜Dnのうち、論
理“1"のものがｍビットあるとそれに対応して基準定電
流Ioが加算されてmIoの電流が抵抗R11に流れてアナログ
電圧信号が形成される。ディジタル信号D0〜Dnのうち、
論理“0"に対応されたものは、接地電位側に結合された
MOSFETQ13,Q15等がオン状態になり、上記定電流Ioを回
路の接地電位側に流すものである。
カラーデータD0〜Dnが２進のディジタル信号である場
合は、上記定電流MOSFETQ111ないしQ12等は、２進の重
み付けが成される。例えば、最下位ビットに対応した定
電流MOSFETQ11が定電流Io（×20）を流すなら、下第２
位ビットに対応した定電流MOSFETは、21×Ioの定電流を
流すようにされ、以下、電流Ioを基準にして22、23・・
2nの２進の重み付けが成されるものである。
合は、上記定電流MOSFETQ111ないしQ12等は、２進の重
み付けが成される。例えば、最下位ビットに対応した定
電流MOSFETQ11が定電流Io（×20）を流すなら、下第２
位ビットに対応した定電流MOSFETは、21×Ioの定電流を
流すようにされ、以下、電流Ioを基準にして22、23・・
2nの２進の重み付けが成されるものである。
第６図には、上記ノアゲート回路の一実施例の回路図
が示されていてる。
が示されていてる。
この実施例のノアゲート回路は、入力部に直列形態の
ＰチャンネルMOSFETQ17,Q18と並列形態のＮチャンネルM
OSFETQ19,Q20からなるCMOSノアゲート回路を配置し、そ
の出力側に準コンプリメンタリ・プッシュプル出力トラ
ンジスタT11、T12を設けるものである。上記CMOSノアゲ
ート回路は、その出力により上記トランジスタT11、Q12
を駆動するために、直列形態のＰチャンネルMOSFETQ17,
Q18と並列形態のＮチャンネルMOSFETQ19,Q20のそれぞれ
に、抵抗R11のR12を接続するものである。そして、出力
トランジスタT11、T12を駆動する出力信号としては各抵
抗R11とR12との接続点から得ものである。
ＰチャンネルMOSFETQ17,Q18と並列形態のＮチャンネルM
OSFETQ19,Q20からなるCMOSノアゲート回路を配置し、そ
の出力側に準コンプリメンタリ・プッシュプル出力トラ
ンジスタT11、T12を設けるものである。上記CMOSノアゲ
ート回路は、その出力により上記トランジスタT11、Q12
を駆動するために、直列形態のＰチャンネルMOSFETQ17,
Q18と並列形態のＮチャンネルMOSFETQ19,Q20のそれぞれ
に、抵抗R11のR12を接続するものである。そして、出力
トランジスタT11、T12を駆動する出力信号としては各抵
抗R11とR12との接続点から得ものである。
このノアゲート回路では、一方の入力IN1を上記パワ
ーコントロール信号PSとすると、それをハイレベルにす
ると、ＰチャンネルMOSFETQ17がオフ状態になってベー
ス電流の供給を遮断するから、トランジスタT11及びT12
が共にオフ状態にされる。それ故、ディジタル／アナロ
グ変換部の切り換えスイッチMOSFETQ13、Q14ないしQ15,
Q16がオフ状態になって定電流Ioを流さないようにす
る。それ故、ディジタル／アナログ変換回路DACが非動
作状態にされるときには、上記定電圧Vrefを形成するバ
イアス回路と、定電流トランジスタT10に流れる定電流I
oのみとなって低消費電力モードとなる。
ーコントロール信号PSとすると、それをハイレベルにす
ると、ＰチャンネルMOSFETQ17がオフ状態になってベー
ス電流の供給を遮断するから、トランジスタT11及びT12
が共にオフ状態にされる。それ故、ディジタル／アナロ
グ変換部の切り換えスイッチMOSFETQ13、Q14ないしQ15,
Q16がオフ状態になって定電流Ioを流さないようにす
る。それ故、ディジタル／アナログ変換回路DACが非動
作状態にされるときには、上記定電圧Vrefを形成するバ
イアス回路と、定電流トランジスタT10に流れる定電流I
oのみとなって低消費電力モードとなる。
この実施例では、上記ディジタル／アナログ変換部の
電流スイッチの部分を全てオフ状態にして低消費電力化
を図るものであり、基準定電流Io等のようにアナログ変
換部に流れる電流に比べて小さい電流しか流さない定電
圧Vrefを形成するバイアス回路を動作状態にしている。
このようにすることによって、動作状態に移行すると
き、スタンバイタイムの設定が不要で動作立ち上がり高
速にすることができるものとなる。
電流スイッチの部分を全てオフ状態にして低消費電力化
を図るものであり、基準定電流Io等のようにアナログ変
換部に流れる電流に比べて小さい電流しか流さない定電
圧Vrefを形成するバイアス回路を動作状態にしている。
このようにすることによって、動作状態に移行すると
き、スタンバイタイムの設定が不要で動作立ち上がり高
速にすることができるものとなる。
ちなみに、４ビットのディジタル／アナログ変換回路
をDAC1なしいDAC3のようにを３チャンネル使用した場合
において、アナログ信号を形成する電流切り換え部で消
費される電流が約78mAに対して、バイアス回路の電流は
その約1/30の2.5mA程度であるので、上記のような構成
を採ることによって非動作状態での低消費電力化を図り
つつ、動作状態への立ち上がりを高速にすることができ
る。
をDAC1なしいDAC3のようにを３チャンネル使用した場合
において、アナログ信号を形成する電流切り換え部で消
費される電流が約78mAに対して、バイアス回路の電流は
その約1/30の2.5mA程度であるので、上記のような構成
を採ることによって非動作状態での低消費電力化を図り
つつ、動作状態への立ち上がりを高速にすることができ
る。
また、上記のような電流切り換え部の低消費電力を行
わせるノアゲート回路としてバイポーラ型トランジスタ
を用いて出力回路を構成するものであるため、動作状態
において変換動作の高速化が図られるものとなる。
わせるノアゲート回路としてバイポーラ型トランジスタ
を用いて出力回路を構成するものであるため、動作状態
において変換動作の高速化が図られるものとなる。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）動作モードに応じて選択的に動作状態にされ機能
ブロックとして、それが非動作状態に置かれるとき少な
くとも外部端子に結合される出力回路を高出力インピー
ダンス状態にすることにより、比較的大きな電流を流す
必要のある出力回路を出力ハイインピーダンス状態にす
ることによって、非動作状態での低消費電力化が可能に
なるという効果が得られる。
ある。すなわち、 （１）動作モードに応じて選択的に動作状態にされ機能
ブロックとして、それが非動作状態に置かれるとき少な
くとも外部端子に結合される出力回路を高出力インピー
ダンス状態にすることにより、比較的大きな電流を流す
必要のある出力回路を出力ハイインピーダンス状態にす
ることによって、非動作状態での低消費電力化が可能に
なるという効果が得られる。
（２）上記（１）により、電池駆動されるラップトップ
型のパーソナルコンピュータ等においては高機能と低消
費電力化が要求されるから、それに実装される複数機能
ブロックを持つ半導体集積回路装置として好適なものと
することができるという効果が得られる。
型のパーソナルコンピュータ等においては高機能と低消
費電力化が要求されるから、それに実装される複数機能
ブロックを持つ半導体集積回路装置として好適なものと
することができるという効果が得られる。
（３）カラーパレット回路において、CRTカラーディス
プレイ用のアナログ出力回路と、パネルディスプレイ用
のディジタル出力回路とを設けることにより、簡単な構
成で多様な表示出力機能を持つ各種ラップトップ型の情
報処理装置を得ることができるという効果が得られる。
プレイ用のアナログ出力回路と、パネルディスプレイ用
のディジタル出力回路とを設けることにより、簡単な構
成で多様な表示出力機能を持つ各種ラップトップ型の情
報処理装置を得ることができるという効果が得られる。
（４）上記カラーパレット回路に設けられるディジタル
／アナログ変換回路として、バイアス回路や基準定電流
発生回路のみを動作状態に維持しつつ、非動作モードの
ときディジタル信号に対応して基準電流を切り換えるス
イッチMOSFETをオフ状態にすることにより、低消費電力
化を図りつつ、非動作状態から動作状態に移行するとき
の立ち上がりを早くすることができるという効果が得ら
れる。
／アナログ変換回路として、バイアス回路や基準定電流
発生回路のみを動作状態に維持しつつ、非動作モードの
ときディジタル信号に対応して基準電流を切り換えるス
イッチMOSFETをオフ状態にすることにより、低消費電力
化を図りつつ、非動作状態から動作状態に移行するとき
の立ち上がりを早くすることができるという効果が得ら
れる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図のカラ
ーパレット回路において、パレットメモリにおいても未
使用の回路については供給電流を遮断する回路を設ける
構成としてもよい。また、セレクタは、特に必要ではな
く省略可能である。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図のカラ
ーパレット回路において、パレットメモリにおいても未
使用の回路については供給電流を遮断する回路を設ける
構成としてもよい。また、セレクタは、特に必要ではな
く省略可能である。
この発明は、前記のようなカラーパレット回路の他、
前記のようなラップトップ型のパーソナルコンピュータ
等のように電池駆動されることを前提とする各種システ
ムにおいて、例えばフロッピーディスクメモリ駆動装置
やハードディスクメモリ駆動装置に設けられる各種機能
ブロックにも同様に適用することができる。
前記のようなラップトップ型のパーソナルコンピュータ
等のように電池駆動されることを前提とする各種システ
ムにおいて、例えばフロッピーディスクメモリ駆動装置
やハードディスクメモリ駆動装置に設けられる各種機能
ブロックにも同様に適用することができる。
この発明は、前記カラーパレット回路の他、複数機能
ブロックを持ち、動作モードに応じてその動作が選択的
に行われる半導体集積回路装置に広く利用することがで
きるものである。
ブロックを持ち、動作モードに応じてその動作が選択的
に行われる半導体集積回路装置に広く利用することがで
きるものである。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、動作モードに応じて選択的に動作状態に
され機能ブロックとして、それが非動作状態に置かれる
とき少なくとも外部端子に結合される出力回路を高出力
インピーダンス状態にすることにより、比較的大きな電
流を流す必要のある出力回路を出力ハイインピーダンス
状態にすることによって、非動作状態での低消費電力化
が可能になる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、動作モードに応じて選択的に動作状態に
され機能ブロックとして、それが非動作状態に置かれる
とき少なくとも外部端子に結合される出力回路を高出力
インピーダンス状態にすることにより、比較的大きな電
流を流す必要のある出力回路を出力ハイインピーダンス
状態にすることによって、非動作状態での低消費電力化
が可能になる。
第１図は、この発明が適用されたカラーパレット回路の
一実施例を示すブロック図、 第２図は、そのディジタル出力回路の一実施例を示す回
路図、 第３図は、そのディジタル出力回路やセレクタの一実施
例を示す回路図、 第４図は、上記ディジタル出力回路の他の一実施例を示
す回路図、 第５図は、そのディジタル／アナログ変換回路の一実施
例を示す回路図、 第６図は、そのノアゲート回路の一実施例を示す回路図
である。 LOG……制御ロジック、PLM……パレットメモリ、SEL…
…セレクタ、DAC1〜DAC3……ディジタル／アナログ変換
回路、DOB・ディジタル出力回路、CONT……制御回路
一実施例を示すブロック図、 第２図は、そのディジタル出力回路の一実施例を示す回
路図、 第３図は、そのディジタル出力回路やセレクタの一実施
例を示す回路図、 第４図は、上記ディジタル出力回路の他の一実施例を示
す回路図、 第５図は、そのディジタル／アナログ変換回路の一実施
例を示す回路図、 第６図は、そのノアゲート回路の一実施例を示す回路図
である。 LOG……制御ロジック、PLM……パレットメモリ、SEL…
…セレクタ、DAC1〜DAC3……ディジタル／アナログ変換
回路、DOB・ディジタル出力回路、CONT……制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 5/06 Ｇ０６Ｆ 1/00 ３３２Ｂ (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/00 G09G 5/06 G09G 3/36 G06F 1/00 332
Claims (2)
- 【請求項１】そのアドレスが画像データに対応され、
赤、青及び緑のそれぞれが複数ビットからなるカラーデ
ータを格納するようにされたパレットメモリと、 上記画像データの入力により上記パレットメモリから読
み出された赤、青及び緑の複数ビットからなるカラーデ
ータをそれぞれ受けて赤、青及び緑からなるアナログカ
ラー信号に変換する第１、第２及び第３のディジタル／
アナログ変換回路と、 上記パレットメモリからのカラーデータをパネルディス
プレイに対応されたディジタル信号として出力させるデ
ィジタル出力回路とを備え、 上記第１、第２及び第３のディジタル／アナログ変換回
路とディジタル出力回路とは、アナログ出力モードとデ
ィジタル出力モードに応じて一方が動作状態にされると
きに、非動作状態にされる他方は高出力インピーダンス
状態にされるものであって、 上記第１、第２及び第３のディジタル／アナログ変換回
路のそれぞれは、 上記カラーデータに対応した入力ディジタル信号に対応
された定電流源により形成された基準定電流を、上記入
力ディジタル信号によりスイッチ制御されるスイッチ素
子を通して加算して抵抗に供給することによりアナログ
信号を形成するものであり、 上記非動作状態にされるときに上記基準定電流を流すス
イッチ素子は上記入力ディジタル信号に無関係にオフ状
態にされるものであることを特徴とする半導体集積回路
装置。 - 【請求項２】上記ディジタル出力回路は、 出力すべきディジタル信号を受け、動作制御信号により
スイッチ制御されるスイッチMOSFETを介して電源電圧が
供給されるCMOSインバータ回路と、 上記CMOSインバータ回路の出力信号がベースに供給され
る電源電圧側の第１の出力トランジスタと、 出力すべきディジタル信号がゲートに供給され、上記ス
イッチMOSFETを介して電源電圧が供給されるソースフォ
ロワ出力MOSFETと、 上記ソースフォロワ出力MOSFETの出力信号がベースに供
給され、上記第１の出力トランジスタと直接形態に接続
されてなる接地電位側の第２の出力トランジスタとを含
み、 上記第１の出力トランジスタのエミッタと第２の出力ト
ランジスタのコレクタ接続点から出力信号を得るもので
あり、 上記動作制御信号は、アナログ出力モードのときには上
記スイッチMOSFETをオフ状態にし、ディジタル出力モー
ドのときには上記スイッチMOSFETをオン状態にさせるも
のであることを特徴とする請求項１の半導体集積回路装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276680A JP2790215B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路装置 |
| US08/300,065 US5515068A (en) | 1988-10-31 | 1994-09-02 | One-chip semiconductor integrated circuit device capable of outputting analog color signal or digital color signal |
| US08/621,753 US5673058A (en) | 1988-10-31 | 1996-03-22 | One-chip semiconductor integrated circuit device capable of outputting analog color signal or digital color signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276680A JP2790215B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02120889A JPH02120889A (ja) | 1990-05-08 |
| JP2790215B2 true JP2790215B2 (ja) | 1998-08-27 |
Family
ID=17572824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276680A Expired - Fee Related JP2790215B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5515068A (ja) |
| JP (1) | JP2790215B2 (ja) |
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| KR200160668Y1 (ko) | 1997-12-16 | 1999-11-15 | 윤종용 | 평판 디스플레이 장치 및 이를 사용하는 디지탈 데이터 처리 장치 |
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| US8031804B2 (en) | 2006-04-24 | 2011-10-04 | Parkervision, Inc. | Systems and methods of RF tower transmission, modulation, and amplification, including embodiments for compensating for waveform distortion |
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| WO2009005768A1 (en) | 2007-06-28 | 2009-01-08 | Parkervision, Inc. | Systems and methods of rf power transmission, modulation, and amplification |
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| WO2009145887A1 (en) | 2008-05-27 | 2009-12-03 | Parkervision, Inc. | Systems and methods of rf power transmission, modulation, and amplification |
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| KR20140034895A (ko) | 2011-06-02 | 2014-03-20 | 파커비전, 인크. | 안테나 제어 |
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| JP2018032018A (ja) | 2016-08-17 | 2018-03-01 | 株式会社半導体エネルギー研究所 | 半導体装置、表示モジュール及び電子機器 |
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