JP4085324B2 - ラッチ、ラッチの駆動方法、フラットディスプレイ装置 - Google Patents
ラッチ、ラッチの駆動方法、フラットディスプレイ装置 Download PDFInfo
- Publication number
- JP4085324B2 JP4085324B2 JP2003015637A JP2003015637A JP4085324B2 JP 4085324 B2 JP4085324 B2 JP 4085324B2 JP 2003015637 A JP2003015637 A JP 2003015637A JP 2003015637 A JP2003015637 A JP 2003015637A JP 4085324 B2 JP4085324 B2 JP 4085324B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- cmos
- cell
- cmos latch
- latch cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ラッチ、ラッチの駆動方法、フラットディスプレイ装置に関し、例えば液晶表示装置の水平駆動回路、この水平駆動回路による液晶表示装置等に適用することができる。本発明は、ＣＭＯＳラッチセルを電源から切り離した状態で、このＣＭＯＳラッチセルの入力を前段の回路に接続して対応するデータをセットした後、この前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせることにより、従来に比して消費電力を低減し、構成を簡略化し得るようにする。
【０００２】
【従来の技術】
近年、例えばＰＤＡ、携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、液晶表示パネルの駆動回路を一体に構成するものが提供されるようになされている。
【０００３】
この種の液晶表示装置においては、例えば特開２０００−２４２２０９号公報に開示されているように、複数系統の基準電圧を画像データに応じて選択することにより画像データをディジタルアナログ変換して駆動信号を生成する方式が採用されるようになされている。
【０００４】
すなわち図７は、この方式によるディジタルアナログ変換回路を示す接続図である。ディジタルアナログ変換回路１は、画像データＤ１の各ビットｂ０〜ｂ４の論理値によりそれぞれオンオフ動作するスイッチ回路による直列回路が階調に対応して複数個設けられ、これらの直列回路一端にそれぞれ各基準電圧Ｖ０〜Ｖ３１が供給され、またこれら直列回路の他端が液晶表示パネルのコラム線ＳＩＧＯＵＴに接続される。なおこの図７は、画像データＤ１が５ビットの場合であり、スイッチ回路は、導電型のＭＯＳ（Metal Oxide Semiconductor ）トランジスタにより形成され、画像データＤ１の値に応じて対応する基準電圧を選択し得るように、Ｎチャンネル及びＰチャンネルが適宜配置される。これによりディジタルアナログ変換回路１は、画像データＤ１に応じて基準電圧Ｖ０〜Ｖ３１を選択して出力するようになされている。
【０００５】
このようなディジタルアナログ変換回路１の構成に対応して、この種の液晶表示装置においては、画像データＤ１の各ビットｂ０〜ｂ４をレベルシフトさせてディジタルアナログ変換回路１に入力し、これによりディジタルアナログ変換回路のスイッチ回路を構成する導電型のＭＯＳトランジスタを確実にオンオフ制御すようになされている。
【０００６】
すなわち図８は、ディジタルアナログ変換回路１に入力される画像データＤ１について、その１ビットの処理系を示す接続図である。この種の液晶表示装置においては、この１ビットの処理系が画像データＤ１のビット数分だけ設けられて、図７のディジタルアナログ変換回路１と共に、１個の液晶セルについての階調が設定され、またこの１個の液晶セルに対応する構成が水平方向に連続する液晶セルに対応して順次形成されて水平駆動回路が構成される。
【０００７】
ここでこの処理系は、ラスタ走査順に入力される画像データＤＡＴＡを対応するタイミングでサンプリングするサンプリングラッチ３と、このサンプリングラッチによりラッチ結果を水平走査周期でラッチした後、レベルシフトさせる第２ラッチ４とにより構成される。
【０００８】
サンプリングラッチ３は、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバータ５と、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバータ６とが電源ＶＤＤ１及びグランドとの間に並列に接続される。サンプリングラッチ３は、ＣＭＯＳインバータ５の出力がＣＭＯＳインバータ６に入力され、またサンプリングパルスｓｐの反転信号によりオンオフ動作するＮＭＯＳトランジスタＱ５を介して、ＣＭＯＳインバータ６の出力がＣＭＯＳインバータ５に入力される。これによりサンプリングラッチ３は、比較器構成のＣＭＯＳラッチセル７が形成されるようになされている。サンプリングラッチ３は、サンプリングパルスｓｐによりオンオフ動作するＮＭＯＳトランジスタＱ６を介して、ＣＭＯＳインバータ５に画像データの１ビットのデータＤＡＴＡが入力される。なおここでこのデータＤＡＴＡにおいては、論理値に応じて０〜３〔Ｖ〕程度により信号レベルが変化するようになされている。
【０００９】
サンプリングラッチ３は、このような比較器構成のＣＭＯＳラッチセル７でラッチされたラッチ結果が、ＮＭＯＳトランジスタＱ７及びＰＭＯＳトランジスタＱ８からなるＣＭＯＳインバータ８に入力されて続く第２ラッチ４に出力され、またこのＣＭＯＳインバータ８の反転出力が、ＮＭＯＳトランジスタＱ９及びＰＭＯＳトランジスタＱ１０からなるＣＭＯＳインバータ９を介して続く第２ラッチ４に出力される。これにより図９に示すように、サンプリングラッチ３においては、サンプリングパルスｓｐ（図９（Ｂ））によりデータＤＡＴＡ（図９（Ａ））をラッチし、ラッチ結果１Ｌｏｕｔ（図９（Ｃ））を出力するようになされている。
【００１０】
第２ラッチ４は、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ１２からなるＣＭＯＳインバータ１０と、ＮＭＯＳトランジスタＱ１３及びＰＭＯＳトランジスタＱ１４からなるＣＭＯＳインバータ１１とにより比較器構成のＣＭＯＳラッチセル１２が形成され、サンプリングラッチ３のラッチ結果１Ｌｏｕｔ、このラッチ結果１Ｌｏｕｔの反転出力をラッチパルスｏｅ１により動作するＮＭＯＳトランジスタＱ１５、Ｑ１６を介して、このＣＭＯＳラッチセル１２に入力する。
【００１１】
第２ラッチ４は、所定のパルスｏｅ２、このパルスｏｅ２の反転信号ｘｏｅ２により相補的にオンオフ動作するＮＭＯＳトランジスタＱ１７、Ｑ１９を介して、ＣＭＯＳラッチセル１２がグラウンドに接続され、また同様のＰＭＯＳトランジスタＱ２０、Ｑ２２を介して、ＣＭＯＳラッチセル１２が電源ＶＤＤ２及びＶＤＤ１に接続される。また第２ラッチ４は、このＣＭＯＳラッチセル１２の出力を、ＮＭＯＳトランジスタＱ２３及びＰＭＯＳトランジスタＱ２４からなるＣＭＯＳインバータ１３を介してディジタルアナログ変換回路１の対応するビットに出力する。第２ラッチ４においては、パルスｏｅ２（図９（Ｅ））の設定により、ＣＭＯＳラッチセル１２の電源をサンプリングラッチ３の電源ＶＤＤ１と同一電源に設定した後（時点ｔ１）、ラッチパルスｏｅ１（図９（Ｄ））によりサンプリングラッチ３のラッチ結果をＣＭＯＳラッチセル１２にラッチするようになされている（時点ｔ２）。またこのようにしてラッチ結果をＣＭＯＳラッチセル１２でラッチすると、ラッチパルスｏｅ１の立ち下げによりサンプリングラッチ３を切り離した後（時点ｔ３）、パルスｏｅ２の立ち下げにより、ＣＭＯＳラッチセル１２の電源電圧を切り換え（時点ｔ４）、これによりラッチ結果をレベルシフトさせて出力するようになされている（図９（Ｆ））。
【００１２】
【特許文献１】
特開２０００−２４２２０９号公報
【００１３】
【発明が解決しようとする課題】
【００１４】
ところで図８について上述した第２ラッチ４においては、相補的にオンオフ動作してＣＭＯＳラッチセル１２の電源を切り換えるトランジスタＱ２０、Ｑ２２が、瞬間的に、同時にオン状態となる場合を完全に防止し得ず、この場合、第２ラッチ４で瞬間的に大きな電力を消費することになる。具体的には、電源ＶＤＤ２から電源ＶＤＤ１に、また電源ＶＳＳ１から電源ＶＳＳ２に貫通電流が流れる恐れがある。
【００１５】
これによりこのような瞬間的な貫通電流を防止することができれば、その分、この種のフラットディスプレイ装置においては、消費電力を低減して使い勝手を向上することができる。
【００１６】
またこの第２ラッチ４の構成を簡略化することができれば、その分、この種の表示装置において、いわゆる狭額縁化を図ることできる。
【００１７】
本発明は以上の点を考慮してなされたもので、従来に比して消費電力を低減し、簡易な構成によるラッチ、ラッチの駆動方法、フラットディスプレイ装置を提案しようとするものである。
【００１８】
【課題を解決するための手段】
かかる課題を解決するため請求項１の発明においては、連続する画像データをサンプリングラッチするラッチ、又は前段のサンプリングラッチのラッチ結果をラッチするラッチに適用して、ＣＭＯＳラッチセルと、ＣＭＯＳラッチセルを電源に接続する電源スイッチと、ＣＭＯＳラッチセルの入力段に配置された入力スイッチとを有するラッチであって、電源スイッチと入力スイッチとを相補的にオンオフ操作することにより、ＣＭＯＳラッチセルを電源から切り離した状態で、ラッチに供するデータをＣＭＯＳラッチセルにセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる。
【００１９】
また請求項２の発明においては、連続する画像データをサンプリングラッチするＣＭＯＳラッチセル、又は前段のサンプリングラッチのラッチ結果をラッチするＣＭＯＳラッチセルによるラッチの駆動方法に適用して、ＣＭＯＳラッチセルを電源から切り離した状態で、ＣＭＯＳラッチセルの入力を前段の回路に接続してＣＭＯＳラッチセルに対応するデータをセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる。
【００２０】
また請求項３の発明においては、マトリックス状に画素を配置してなる表示部と、表示部の画素を駆動する駆動回路とを基板上に一体に形成してなるフラットディスプレイ装置に適用して、駆動回路のうちの、表示部の画素の階調を設定する水平駆動回路が、連続する画像データを順次ラッチするサンプリングラッチと、サンプリングラッチによるラッチ結果を１ライン周期でラッチする第２ラッチと、第２ラッチの出力をディジタルアナログ変換して表示部に出力するディジタルアナログ変換回路とを備え、サンプリングラッチ又は第２ラッチは、ＣＭＯＳラッチセルを電源から切り離した状態で、ＣＭＯＳラッチセルの入力を前段の回路に接続してＣＭＯＳラッチセルに対応するデータをセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる。
【００２１】
請求項１の構成によれば、電源スイッチと入力スイッチとを相補的にオンオフ操作することにより、ＣＭＯＳラッチセルを電源から切り離した状態で、ラッチに供するデータをＣＭＯＳラッチセルにセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせれば、１つの電源への接続の処理により、電源を切り換える際の貫通電流を有効に回避し得、その分、消費電力を少なくすることができる。また電源に係る制御が簡単になった分、全体構成を簡略化することができる。
【００２２】
これにより請求項２及び請求項３の発明においては、従来に比して消費電力を低減し、簡易な構成によるラッチの駆動方法、フラットディスプレイ装置を提供することができる。
【００２３】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【００２４】
（１）第１の実施の形態
図２は、本発明の第１の実施の形態に係る携帯端末装置に係る画像表示部を示すブロック図である。この携帯端末装置は、例えば携帯電話、ＰＤＡ等であり、この画像表示部３１により所望の画像を表示する。このためこの画像表示部３１においては、画像処理回路３２に内蔵の画像メモリに画像データＤ１を格納し、この画像データＤ１を順次液晶表示装置３３に出力する。またこの画像データＤ１の出力に同期して、マスタクロックＭＣＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣを出力する。
【００２５】
この携帯端末装置は、内蔵の液晶表示装置３３にこれら画像データＤ１、マスタクロックＭＣＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣを入力し、この液晶表示装置３３により画像を表示する。ここでこの液晶表示装置３３は、マトリックス状に画素を配置してなる表示部３４と、この表示部３４の画素を駆動する駆動回路３５とをガラス基板上に一体に形成してなるフラットディスプレイ装置である。この実施の形態では、この表示部３４の画素が、液晶セル、この液晶セルをスイッチングするポリシリコンＴＦＴ、補助容量とにより構成される。
【００２６】
これに対して駆動回路３５は、インターフェース（ＩＦ）３６を介してマスタクロックＭＣＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣをタイミングジェネレータ（ＴＧ）３７に入力し、ここで各種動作基準のタイミング信号を生成する。ＤＣ−ＤＣコンバータ（ＤＤＣ）４１は、このタイミングジェネレータ３７で生成される所定のタイミング信号により動作して、この液晶表示装置３３に供給される電源ＶＤＤから各部の動作に必要な電源ＶＤＤ２、ＶＶＳＳ２、ＨＶＳＳ２等を生成する。
【００２７】
垂直駆動回路３８は、同様に、タイミングジェネレータ３７で生成される所定のタイミング信号により動作して、表示部３４のラインを選択する選択信号を出力する。基準電圧発生回路３９は、水平駆動回路４０の処理に必要な基準電圧を生成し、水平駆動回路４０は、画像データＤ１による階調データにより表示部３４の対応する画素の階調を設定する。
【００２８】
この実施の形態においてこの水平駆動回路４０は、図３に示すようにサンプリングラッチ５１、第２ラッチ５２、ディジタルアナログ変換回路（ＤＡＣ）５３により構成される。ここでディジタルアナログ変換回路５３は、図７について上述したディジタルアナログ変換回路１と同一に構成される。
【００２９】
図１に示すように、またサンプリングラッチ５１は、図８について上述したサンプリングラッチ３と同一に構成される。これに対して第２ラッチ５２は、電源及びアースに配置されたトランジスタＱ２２、Ｑ１７が省略されて、またトランジスタＱ１９、Ｑ２０が、第２ラッチ５２の入力を制御するアウトプットイネーブルｏｅにより共通に制御される点を除いて、図８について上述した従来構成による第２ラッチ４と同一に構成される。
【００３０】
すなわち図４に示すように、従来と同様に、サンプリングラッチ５１においては、振幅０〜６〔Ｖ〕のサンプリングパルスｓｐ（図４（Ｂ））により振幅０〜３〔Ｖ〕のデータＤＡＴＡ（図４（Ａ））をラッチし、これにより振幅０〜３〔Ｖ〕のラッチ結果１Ｌｏｕｔ（図４（Ｃ））を出力する。
【００３１】
第２ラッチ５２においては、振幅３〜６〔Ｖ〕のアウトプットイネーブルパルスｏｅ（図４（Ｄ））が時点ｔ１で立ち上がることにより、このサンプリングラッチ５１によりラッチ結果１Ｌｏｕｔ（図４（Ｃ））が、ＣＭＯＳインバータ１０及び１１を構成するトランジスタＱ１１〜Ｑ１４のゲートに転送され（図４（Ｅ））、続く時点ｔ２でアウトプットイネーブルパルスｏｅが立ち下がると、サンプリングラッチ５１との接続が絶たれると共に、ＣＭＯＳラッチセル１２が電源ＶＤＤ２に接続され、これによりレベルシフトされたデータ信号２Ｌｏｕｔが出力される。
【００３２】
これらによりこの実施の形態では、ラッチに使用するＣＭＯＳ構成のＣＭＯＳラッチセル１２を電源ＶＤＤ２、ＶＳＳ２から切り離した状態で、ラッチに供するデータをこのＣＭＯＳラッチセル１２にセットした後、前段の回路からこのＣＭＯＳラッチセル１２の入力を切り離すと共に、トランジスタＱ１９、Ｑ２０によりこのＣＭＯＳラッチセル１２の電源を立ち上げることにより、従来のようなトランジスタＱ２２、Ｑ２０による２つの電源ＶＤＤ１、ＶＤＤ２の切り換えを実施しなくても、データ信号２Ｌｏｕｔをレベルシフトさせて出力できるようになされている。
【００３３】
これにより水平駆動回路４０においては、１ビットの処理に係る第２ラッチでそれぞれトランジスタを２個ずつ省略することができ、これにより構成を簡略化して狭額縁化を図り得るようになされている。また電源の切り換えによる貫通電流の発生についても有効に回避し得、その分、消費電力を少なくすることができるようになされている。また電源の配線も小さくし得、これによっても全体構成を簡略化することができるようになされている。。
【００３４】
以上の構成によれば、ラッチに使用するＣＭＯＳ構成のラッチセル１２を電源ＶＤＤ２、ＶＳＳ２から切り離した状態で、ラッチに供するデータをこのＣＭＯＳラッチセル１２にセットした後、前段の回路からこのＣＭＯＳラッチセル１２の入力を切り離すと共に、トランジスタＱ１９、Ｑ２０によりこのＣＭＯＳラッチセル１２の電源を立ち上げることにより、従来のようなトランジスタＱ２２、Ｑ２０による２つの電源ＶＤＤ１、ＶＤＤ２の切り換えを実施しなくても、データ信号をレベルシフトさせて出力することができる。これにより、従来に比して消費電力を低減し、構成を簡略化することができる。
【００３５】
（２）第２の実施の形態
図５は、第２の実施の形態に係るサンプリングラッチ６１及び第２ラッチ６２であり、図１について上述したサンプリングラッチ５１及び第２ラッチ２２に代えて適用される。
【００３６】
ここでこのサンプリングラッチ６１及び第２ラッチ６２は、サンプリングラッチ６１でラッチする際に、併せてレベルシフトさせる。すなわちサンプリングラッチ６１では、ＣＭＯＳラッチセル７が、サンプリングパルスｓｐによりオンオフ動作するトランジスタＱ３１、Ｑ３２により電源に接続され、これにより図６に示すように、サンプリングラッチ６１において、ＣＭＯＳラッチセル７を電源ＶＤＤ２、ＶＳＳ２から切り離した状態で、ラッチに供するデータをこのＣＭＯＳラッチセル７にセットした後（図６（Ａ）〜（Ｃ））、前段の回路からこのＣＭＯＳラッチセル７の入力を切り離すと共に、トランジスタＱ３１、Ｑ３２によりこのＣＭＯＳラッチセル７の電源を立ち上げることにより、サンプリングラッチ６１でレベルシフトの処理を実行した後、第２ラッチ６２でラッチする（図６（Ｄ）〜（Ｅ））。
【００３７】
この実施の形態のようにサンプリングラッチ側で併せてレベルシフトさせるようにしても、第１の実施の形態と同様の効果を得ることができる。
【００３８】
（３）他の実施の形態
なお上述の実施の形態においては、各画素の各ビットの処理系にそれぞれトランジスタＱ１９、Ｑ２０又はＱ３１、Ｑ３２を設ける場合について述べたが、本発明はこれに限らず、これら処理系をグループ化して各グループにそれぞれこれらのトタンジスタを配置してまとめて電源を制御するようにしてもよく、さらにはすべての処理系でまとめて電源を制御するようにしてもよい。
【００３９】
また上述の実施の形態においては、液晶セルによる画素を駆動する場合について述べたが、本発明はこれに限らず、種々の表示手段により画素を構成するフラットディスプレイ装置に広く適用することができる。
【００４０】
【発明の効果】
上述のように本発明によれば、ＣＭＯＳラッチセルを電源から切り離した状態で、このＣＭＯＳラッチセルの入力を前段の回路に接続して対応するデータをセットした後、この前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせることにより、従来に比して消費電力を低減し、構成を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るサンプリングラッチ及び第２ラッチを示す接続図である。
【図２】図１のサンプリングラッチ及び第２ラッチの液晶表示部による携帯端末装置を示すブロック図である。
【図３】図２の水平駆動回路を示すブロック図である。
【図４】図１のサンプリングラッチ及び第２ラッチの動作の説明に供するタイムチャートである。
【図５】本発明の第２の実施の形態に係るサンプリングラッチ及び第２ラッチを示す接続図である。
【図６】図５のサンプリングラッチ及び第２ラッチの動作の説明に供するタイムチャートである。
【図７】基準電圧を選択する方式によるディジタルアナログ変換回路を示す接続図である。
【図８】従来のサンプリングラッチ及び第２ラッチを示す接続図である。
【図９】図８のサンプリングラッチ及び第２ラッチの動作の説明に供するタイムチャートである。
【符号の説明】
１……ディジタルアナログ変換回路、３、５１、６１……サンプリングラッチ、４、５２、６２……第２ラッチ、４０……水平駆動回路、７、１２……ラッチセル
【発明の属する技術分野】
本発明は、ラッチ、ラッチの駆動方法、フラットディスプレイ装置に関し、例えば液晶表示装置の水平駆動回路、この水平駆動回路による液晶表示装置等に適用することができる。本発明は、ＣＭＯＳラッチセルを電源から切り離した状態で、このＣＭＯＳラッチセルの入力を前段の回路に接続して対応するデータをセットした後、この前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせることにより、従来に比して消費電力を低減し、構成を簡略化し得るようにする。
【０００２】
【従来の技術】
近年、例えばＰＤＡ、携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、液晶表示パネルの駆動回路を一体に構成するものが提供されるようになされている。
【０００３】
この種の液晶表示装置においては、例えば特開２０００−２４２２０９号公報に開示されているように、複数系統の基準電圧を画像データに応じて選択することにより画像データをディジタルアナログ変換して駆動信号を生成する方式が採用されるようになされている。
【０００４】
すなわち図７は、この方式によるディジタルアナログ変換回路を示す接続図である。ディジタルアナログ変換回路１は、画像データＤ１の各ビットｂ０〜ｂ４の論理値によりそれぞれオンオフ動作するスイッチ回路による直列回路が階調に対応して複数個設けられ、これらの直列回路一端にそれぞれ各基準電圧Ｖ０〜Ｖ３１が供給され、またこれら直列回路の他端が液晶表示パネルのコラム線ＳＩＧＯＵＴに接続される。なおこの図７は、画像データＤ１が５ビットの場合であり、スイッチ回路は、導電型のＭＯＳ（Metal Oxide Semiconductor ）トランジスタにより形成され、画像データＤ１の値に応じて対応する基準電圧を選択し得るように、Ｎチャンネル及びＰチャンネルが適宜配置される。これによりディジタルアナログ変換回路１は、画像データＤ１に応じて基準電圧Ｖ０〜Ｖ３１を選択して出力するようになされている。
【０００５】
このようなディジタルアナログ変換回路１の構成に対応して、この種の液晶表示装置においては、画像データＤ１の各ビットｂ０〜ｂ４をレベルシフトさせてディジタルアナログ変換回路１に入力し、これによりディジタルアナログ変換回路のスイッチ回路を構成する導電型のＭＯＳトランジスタを確実にオンオフ制御すようになされている。
【０００６】
すなわち図８は、ディジタルアナログ変換回路１に入力される画像データＤ１について、その１ビットの処理系を示す接続図である。この種の液晶表示装置においては、この１ビットの処理系が画像データＤ１のビット数分だけ設けられて、図７のディジタルアナログ変換回路１と共に、１個の液晶セルについての階調が設定され、またこの１個の液晶セルに対応する構成が水平方向に連続する液晶セルに対応して順次形成されて水平駆動回路が構成される。
【０００７】
ここでこの処理系は、ラスタ走査順に入力される画像データＤＡＴＡを対応するタイミングでサンプリングするサンプリングラッチ３と、このサンプリングラッチによりラッチ結果を水平走査周期でラッチした後、レベルシフトさせる第２ラッチ４とにより構成される。
【０００８】
サンプリングラッチ３は、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバータ５と、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバータ６とが電源ＶＤＤ１及びグランドとの間に並列に接続される。サンプリングラッチ３は、ＣＭＯＳインバータ５の出力がＣＭＯＳインバータ６に入力され、またサンプリングパルスｓｐの反転信号によりオンオフ動作するＮＭＯＳトランジスタＱ５を介して、ＣＭＯＳインバータ６の出力がＣＭＯＳインバータ５に入力される。これによりサンプリングラッチ３は、比較器構成のＣＭＯＳラッチセル７が形成されるようになされている。サンプリングラッチ３は、サンプリングパルスｓｐによりオンオフ動作するＮＭＯＳトランジスタＱ６を介して、ＣＭＯＳインバータ５に画像データの１ビットのデータＤＡＴＡが入力される。なおここでこのデータＤＡＴＡにおいては、論理値に応じて０〜３〔Ｖ〕程度により信号レベルが変化するようになされている。
【０００９】
サンプリングラッチ３は、このような比較器構成のＣＭＯＳラッチセル７でラッチされたラッチ結果が、ＮＭＯＳトランジスタＱ７及びＰＭＯＳトランジスタＱ８からなるＣＭＯＳインバータ８に入力されて続く第２ラッチ４に出力され、またこのＣＭＯＳインバータ８の反転出力が、ＮＭＯＳトランジスタＱ９及びＰＭＯＳトランジスタＱ１０からなるＣＭＯＳインバータ９を介して続く第２ラッチ４に出力される。これにより図９に示すように、サンプリングラッチ３においては、サンプリングパルスｓｐ（図９（Ｂ））によりデータＤＡＴＡ（図９（Ａ））をラッチし、ラッチ結果１Ｌｏｕｔ（図９（Ｃ））を出力するようになされている。
【００１０】
第２ラッチ４は、ＮＭＯＳトランジスタＱ１２及びＰＭＯＳトランジスタＱ１２からなるＣＭＯＳインバータ１０と、ＮＭＯＳトランジスタＱ１３及びＰＭＯＳトランジスタＱ１４からなるＣＭＯＳインバータ１１とにより比較器構成のＣＭＯＳラッチセル１２が形成され、サンプリングラッチ３のラッチ結果１Ｌｏｕｔ、このラッチ結果１Ｌｏｕｔの反転出力をラッチパルスｏｅ１により動作するＮＭＯＳトランジスタＱ１５、Ｑ１６を介して、このＣＭＯＳラッチセル１２に入力する。
【００１１】
第２ラッチ４は、所定のパルスｏｅ２、このパルスｏｅ２の反転信号ｘｏｅ２により相補的にオンオフ動作するＮＭＯＳトランジスタＱ１７、Ｑ１９を介して、ＣＭＯＳラッチセル１２がグラウンドに接続され、また同様のＰＭＯＳトランジスタＱ２０、Ｑ２２を介して、ＣＭＯＳラッチセル１２が電源ＶＤＤ２及びＶＤＤ１に接続される。また第２ラッチ４は、このＣＭＯＳラッチセル１２の出力を、ＮＭＯＳトランジスタＱ２３及びＰＭＯＳトランジスタＱ２４からなるＣＭＯＳインバータ１３を介してディジタルアナログ変換回路１の対応するビットに出力する。第２ラッチ４においては、パルスｏｅ２（図９（Ｅ））の設定により、ＣＭＯＳラッチセル１２の電源をサンプリングラッチ３の電源ＶＤＤ１と同一電源に設定した後（時点ｔ１）、ラッチパルスｏｅ１（図９（Ｄ））によりサンプリングラッチ３のラッチ結果をＣＭＯＳラッチセル１２にラッチするようになされている（時点ｔ２）。またこのようにしてラッチ結果をＣＭＯＳラッチセル１２でラッチすると、ラッチパルスｏｅ１の立ち下げによりサンプリングラッチ３を切り離した後（時点ｔ３）、パルスｏｅ２の立ち下げにより、ＣＭＯＳラッチセル１２の電源電圧を切り換え（時点ｔ４）、これによりラッチ結果をレベルシフトさせて出力するようになされている（図９（Ｆ））。
【００１２】
【特許文献１】
特開２０００−２４２２０９号公報
【００１３】
【発明が解決しようとする課題】
【００１４】
ところで図８について上述した第２ラッチ４においては、相補的にオンオフ動作してＣＭＯＳラッチセル１２の電源を切り換えるトランジスタＱ２０、Ｑ２２が、瞬間的に、同時にオン状態となる場合を完全に防止し得ず、この場合、第２ラッチ４で瞬間的に大きな電力を消費することになる。具体的には、電源ＶＤＤ２から電源ＶＤＤ１に、また電源ＶＳＳ１から電源ＶＳＳ２に貫通電流が流れる恐れがある。
【００１５】
これによりこのような瞬間的な貫通電流を防止することができれば、その分、この種のフラットディスプレイ装置においては、消費電力を低減して使い勝手を向上することができる。
【００１６】
またこの第２ラッチ４の構成を簡略化することができれば、その分、この種の表示装置において、いわゆる狭額縁化を図ることできる。
【００１７】
本発明は以上の点を考慮してなされたもので、従来に比して消費電力を低減し、簡易な構成によるラッチ、ラッチの駆動方法、フラットディスプレイ装置を提案しようとするものである。
【００１８】
【課題を解決するための手段】
かかる課題を解決するため請求項１の発明においては、連続する画像データをサンプリングラッチするラッチ、又は前段のサンプリングラッチのラッチ結果をラッチするラッチに適用して、ＣＭＯＳラッチセルと、ＣＭＯＳラッチセルを電源に接続する電源スイッチと、ＣＭＯＳラッチセルの入力段に配置された入力スイッチとを有するラッチであって、電源スイッチと入力スイッチとを相補的にオンオフ操作することにより、ＣＭＯＳラッチセルを電源から切り離した状態で、ラッチに供するデータをＣＭＯＳラッチセルにセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる。
【００１９】
また請求項２の発明においては、連続する画像データをサンプリングラッチするＣＭＯＳラッチセル、又は前段のサンプリングラッチのラッチ結果をラッチするＣＭＯＳラッチセルによるラッチの駆動方法に適用して、ＣＭＯＳラッチセルを電源から切り離した状態で、ＣＭＯＳラッチセルの入力を前段の回路に接続してＣＭＯＳラッチセルに対応するデータをセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる。
【００２０】
また請求項３の発明においては、マトリックス状に画素を配置してなる表示部と、表示部の画素を駆動する駆動回路とを基板上に一体に形成してなるフラットディスプレイ装置に適用して、駆動回路のうちの、表示部の画素の階調を設定する水平駆動回路が、連続する画像データを順次ラッチするサンプリングラッチと、サンプリングラッチによるラッチ結果を１ライン周期でラッチする第２ラッチと、第２ラッチの出力をディジタルアナログ変換して表示部に出力するディジタルアナログ変換回路とを備え、サンプリングラッチ又は第２ラッチは、ＣＭＯＳラッチセルを電源から切り離した状態で、ＣＭＯＳラッチセルの入力を前段の回路に接続してＣＭＯＳラッチセルに対応するデータをセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる。
【００２１】
請求項１の構成によれば、電源スイッチと入力スイッチとを相補的にオンオフ操作することにより、ＣＭＯＳラッチセルを電源から切り離した状態で、ラッチに供するデータをＣＭＯＳラッチセルにセットした後、前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせれば、１つの電源への接続の処理により、電源を切り換える際の貫通電流を有効に回避し得、その分、消費電力を少なくすることができる。また電源に係る制御が簡単になった分、全体構成を簡略化することができる。
【００２２】
これにより請求項２及び請求項３の発明においては、従来に比して消費電力を低減し、簡易な構成によるラッチの駆動方法、フラットディスプレイ装置を提供することができる。
【００２３】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【００２４】
（１）第１の実施の形態
図２は、本発明の第１の実施の形態に係る携帯端末装置に係る画像表示部を示すブロック図である。この携帯端末装置は、例えば携帯電話、ＰＤＡ等であり、この画像表示部３１により所望の画像を表示する。このためこの画像表示部３１においては、画像処理回路３２に内蔵の画像メモリに画像データＤ１を格納し、この画像データＤ１を順次液晶表示装置３３に出力する。またこの画像データＤ１の出力に同期して、マスタクロックＭＣＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣを出力する。
【００２５】
この携帯端末装置は、内蔵の液晶表示装置３３にこれら画像データＤ１、マスタクロックＭＣＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣを入力し、この液晶表示装置３３により画像を表示する。ここでこの液晶表示装置３３は、マトリックス状に画素を配置してなる表示部３４と、この表示部３４の画素を駆動する駆動回路３５とをガラス基板上に一体に形成してなるフラットディスプレイ装置である。この実施の形態では、この表示部３４の画素が、液晶セル、この液晶セルをスイッチングするポリシリコンＴＦＴ、補助容量とにより構成される。
【００２６】
これに対して駆動回路３５は、インターフェース（ＩＦ）３６を介してマスタクロックＭＣＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣをタイミングジェネレータ（ＴＧ）３７に入力し、ここで各種動作基準のタイミング信号を生成する。ＤＣ−ＤＣコンバータ（ＤＤＣ）４１は、このタイミングジェネレータ３７で生成される所定のタイミング信号により動作して、この液晶表示装置３３に供給される電源ＶＤＤから各部の動作に必要な電源ＶＤＤ２、ＶＶＳＳ２、ＨＶＳＳ２等を生成する。
【００２７】
垂直駆動回路３８は、同様に、タイミングジェネレータ３７で生成される所定のタイミング信号により動作して、表示部３４のラインを選択する選択信号を出力する。基準電圧発生回路３９は、水平駆動回路４０の処理に必要な基準電圧を生成し、水平駆動回路４０は、画像データＤ１による階調データにより表示部３４の対応する画素の階調を設定する。
【００２８】
この実施の形態においてこの水平駆動回路４０は、図３に示すようにサンプリングラッチ５１、第２ラッチ５２、ディジタルアナログ変換回路（ＤＡＣ）５３により構成される。ここでディジタルアナログ変換回路５３は、図７について上述したディジタルアナログ変換回路１と同一に構成される。
【００２９】
図１に示すように、またサンプリングラッチ５１は、図８について上述したサンプリングラッチ３と同一に構成される。これに対して第２ラッチ５２は、電源及びアースに配置されたトランジスタＱ２２、Ｑ１７が省略されて、またトランジスタＱ１９、Ｑ２０が、第２ラッチ５２の入力を制御するアウトプットイネーブルｏｅにより共通に制御される点を除いて、図８について上述した従来構成による第２ラッチ４と同一に構成される。
【００３０】
すなわち図４に示すように、従来と同様に、サンプリングラッチ５１においては、振幅０〜６〔Ｖ〕のサンプリングパルスｓｐ（図４（Ｂ））により振幅０〜３〔Ｖ〕のデータＤＡＴＡ（図４（Ａ））をラッチし、これにより振幅０〜３〔Ｖ〕のラッチ結果１Ｌｏｕｔ（図４（Ｃ））を出力する。
【００３１】
第２ラッチ５２においては、振幅３〜６〔Ｖ〕のアウトプットイネーブルパルスｏｅ（図４（Ｄ））が時点ｔ１で立ち上がることにより、このサンプリングラッチ５１によりラッチ結果１Ｌｏｕｔ（図４（Ｃ））が、ＣＭＯＳインバータ１０及び１１を構成するトランジスタＱ１１〜Ｑ１４のゲートに転送され（図４（Ｅ））、続く時点ｔ２でアウトプットイネーブルパルスｏｅが立ち下がると、サンプリングラッチ５１との接続が絶たれると共に、ＣＭＯＳラッチセル１２が電源ＶＤＤ２に接続され、これによりレベルシフトされたデータ信号２Ｌｏｕｔが出力される。
【００３２】
これらによりこの実施の形態では、ラッチに使用するＣＭＯＳ構成のＣＭＯＳラッチセル１２を電源ＶＤＤ２、ＶＳＳ２から切り離した状態で、ラッチに供するデータをこのＣＭＯＳラッチセル１２にセットした後、前段の回路からこのＣＭＯＳラッチセル１２の入力を切り離すと共に、トランジスタＱ１９、Ｑ２０によりこのＣＭＯＳラッチセル１２の電源を立ち上げることにより、従来のようなトランジスタＱ２２、Ｑ２０による２つの電源ＶＤＤ１、ＶＤＤ２の切り換えを実施しなくても、データ信号２Ｌｏｕｔをレベルシフトさせて出力できるようになされている。
【００３３】
これにより水平駆動回路４０においては、１ビットの処理に係る第２ラッチでそれぞれトランジスタを２個ずつ省略することができ、これにより構成を簡略化して狭額縁化を図り得るようになされている。また電源の切り換えによる貫通電流の発生についても有効に回避し得、その分、消費電力を少なくすることができるようになされている。また電源の配線も小さくし得、これによっても全体構成を簡略化することができるようになされている。。
【００３４】
以上の構成によれば、ラッチに使用するＣＭＯＳ構成のラッチセル１２を電源ＶＤＤ２、ＶＳＳ２から切り離した状態で、ラッチに供するデータをこのＣＭＯＳラッチセル１２にセットした後、前段の回路からこのＣＭＯＳラッチセル１２の入力を切り離すと共に、トランジスタＱ１９、Ｑ２０によりこのＣＭＯＳラッチセル１２の電源を立ち上げることにより、従来のようなトランジスタＱ２２、Ｑ２０による２つの電源ＶＤＤ１、ＶＤＤ２の切り換えを実施しなくても、データ信号をレベルシフトさせて出力することができる。これにより、従来に比して消費電力を低減し、構成を簡略化することができる。
【００３５】
（２）第２の実施の形態
図５は、第２の実施の形態に係るサンプリングラッチ６１及び第２ラッチ６２であり、図１について上述したサンプリングラッチ５１及び第２ラッチ２２に代えて適用される。
【００３６】
ここでこのサンプリングラッチ６１及び第２ラッチ６２は、サンプリングラッチ６１でラッチする際に、併せてレベルシフトさせる。すなわちサンプリングラッチ６１では、ＣＭＯＳラッチセル７が、サンプリングパルスｓｐによりオンオフ動作するトランジスタＱ３１、Ｑ３２により電源に接続され、これにより図６に示すように、サンプリングラッチ６１において、ＣＭＯＳラッチセル７を電源ＶＤＤ２、ＶＳＳ２から切り離した状態で、ラッチに供するデータをこのＣＭＯＳラッチセル７にセットした後（図６（Ａ）〜（Ｃ））、前段の回路からこのＣＭＯＳラッチセル７の入力を切り離すと共に、トランジスタＱ３１、Ｑ３２によりこのＣＭＯＳラッチセル７の電源を立ち上げることにより、サンプリングラッチ６１でレベルシフトの処理を実行した後、第２ラッチ６２でラッチする（図６（Ｄ）〜（Ｅ））。
【００３７】
この実施の形態のようにサンプリングラッチ側で併せてレベルシフトさせるようにしても、第１の実施の形態と同様の効果を得ることができる。
【００３８】
（３）他の実施の形態
なお上述の実施の形態においては、各画素の各ビットの処理系にそれぞれトランジスタＱ１９、Ｑ２０又はＱ３１、Ｑ３２を設ける場合について述べたが、本発明はこれに限らず、これら処理系をグループ化して各グループにそれぞれこれらのトタンジスタを配置してまとめて電源を制御するようにしてもよく、さらにはすべての処理系でまとめて電源を制御するようにしてもよい。
【００３９】
また上述の実施の形態においては、液晶セルによる画素を駆動する場合について述べたが、本発明はこれに限らず、種々の表示手段により画素を構成するフラットディスプレイ装置に広く適用することができる。
【００４０】
【発明の効果】
上述のように本発明によれば、ＣＭＯＳラッチセルを電源から切り離した状態で、このＣＭＯＳラッチセルの入力を前段の回路に接続して対応するデータをセットした後、この前段の回路からＣＭＯＳラッチセルの入力を切り離すと共に、ＣＭＯＳラッチセルの電源を立ち上げて、ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせることにより、従来に比して消費電力を低減し、構成を簡略化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るサンプリングラッチ及び第２ラッチを示す接続図である。
【図２】図１のサンプリングラッチ及び第２ラッチの液晶表示部による携帯端末装置を示すブロック図である。
【図３】図２の水平駆動回路を示すブロック図である。
【図４】図１のサンプリングラッチ及び第２ラッチの動作の説明に供するタイムチャートである。
【図５】本発明の第２の実施の形態に係るサンプリングラッチ及び第２ラッチを示す接続図である。
【図６】図５のサンプリングラッチ及び第２ラッチの動作の説明に供するタイムチャートである。
【図７】基準電圧を選択する方式によるディジタルアナログ変換回路を示す接続図である。
【図８】従来のサンプリングラッチ及び第２ラッチを示す接続図である。
【図９】図８のサンプリングラッチ及び第２ラッチの動作の説明に供するタイムチャートである。
【符号の説明】
１……ディジタルアナログ変換回路、３、５１、６１……サンプリングラッチ、４、５２、６２……第２ラッチ、４０……水平駆動回路、７、１２……ラッチセル
Claims (3)
- 連続する画像データをサンプリングラッチするラッチ、又は前段のサンプリングラッチのラッチ結果をラッチするラッチであって、
ＣＭＯＳラッチセルと、
前記ＣＭＯＳラッチセルを電源に接続する電源スイッチと、
前記ＣＭＯＳラッチセルの入力段に配置された入力スイッチとを有するラッチであって、
前記電源スイッチと前記入力スイッチとを相補的にオンオフ操作することにより、
前記ＣＭＯＳラッチセルを電源から切り離した状態で、ラッチに供するデータを前記ＣＭＯＳラッチセルにセットした後、
前段の回路から前記ＣＭＯＳラッチセルの入力を切り離すと共に、前記ＣＭＯＳラッチセルの電源を立ち上げて、前記ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる
ことを特徴とするラッチ。 - 連続する画像データをサンプリングラッチするＣＭＯＳラッチセル、又は前段のサンプリングラッチのラッチ結果をラッチするＣＭＯＳラッチセルによるラッチの駆動方法において、
前記ＣＭＯＳラッチセルを電源から切り離した状態で、前記ＣＭＯＳラッチセルの入力を前段の回路に接続して前記ＣＭＯＳラッチセルに対応するデータをセットした後、
前記前段の回路から前記ＣＭＯＳラッチセルの入力を切り離すと共に、前記ＣＭＯＳラッチセルの電源を立ち上げて、前記ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる
ことを特徴とするラッチの駆動方法。 - マトリックス状に画素を配置してなる表示部と、前記表示部の画素を駆動する駆動回路とを基板上に一体に形成してなるフラットディスプレイ装置において、
前記駆動回路のうちの、前記表示部の画素の階調を設定する水平駆動回路が、
連続する画像データを順次ラッチするサンプリングラッチと、
前記サンプリングラッチによるラッチ結果を１ライン周期でラッチする第２ラッチと、
前記第２ラッチの出力をディジタルアナログ変換して前記表示部に出力するディジタルアナログ変換回路とを備え、
前記サンプリングラッチ又は前記第２ラッチは、
ＣＭＯＳラッチセルを電源から切り離した状態で、前記ＣＭＯＳラッチセルの入力を前段の回路に接続して前記ＣＭＯＳラッチセルに対応するデータをセットした後、
前記前段の回路から前記ＣＭＯＳラッチセルの入力を切り離すと共に、前記ＣＭＯＳラッチセルの電源を立ち上げて、前記ＣＭＯＳラッチセルにセットしたデータをレベルシフトさせる
ことを特徴とするフラットディスプレイ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003015637A JP4085324B2 (ja) | 2003-01-24 | 2003-01-24 | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 |
| CNB2003801091440A CN100403389C (zh) | 2003-01-24 | 2003-12-26 | 锁存器、锁存器驱动方法和平板显示装置 |
| KR1020057013273A KR20050094442A (ko) | 2003-01-24 | 2003-12-26 | 래치, 래치의 구동 방법, 평판 디스플레이 장치 |
| US10/542,250 US7391403B2 (en) | 2003-01-24 | 2003-12-26 | Latch, latch driving method , and flat display apparatus |
| PCT/JP2003/016865 WO2004066259A1 (ja) | 2003-01-24 | 2003-12-26 | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 |
| TW093101421A TWI244627B (en) | 2003-01-24 | 2004-01-19 | Latch, driving method of latch and flat display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003015637A JP4085324B2 (ja) | 2003-01-24 | 2003-01-24 | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004226776A JP2004226776A (ja) | 2004-08-12 |
| JP4085324B2 true JP4085324B2 (ja) | 2008-05-14 |
Family
ID=32767445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003015637A Expired - Fee Related JP4085324B2 (ja) | 2003-01-24 | 2003-01-24 | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7391403B2 (ja) |
| JP (1) | JP4085324B2 (ja) |
| KR (1) | KR20050094442A (ja) |
| CN (1) | CN100403389C (ja) |
| TW (1) | TWI244627B (ja) |
| WO (1) | WO2004066259A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133551A (ja) * | 2004-11-08 | 2006-05-25 | Nec Electronics Corp | カラー表示装置及びその駆動回路 |
| US20090128585A1 (en) * | 2007-11-19 | 2009-05-21 | Seiko Epson Corporation | Electrophoretic display device, method for driving electrophoretic display device, and electronic apparatus |
| CN106128378B (zh) * | 2016-06-28 | 2020-01-07 | 厦门天马微电子有限公司 | 移位寄存单元、移位寄存器及显示面板 |
| US10571516B2 (en) * | 2017-08-30 | 2020-02-25 | Arm Limited | CMOS process skew sensor |
| US11869623B2 (en) * | 2021-08-30 | 2024-01-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Latch type sense amplifier |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2759108B2 (ja) * | 1993-12-29 | 1998-05-28 | カシオ計算機株式会社 | 液晶表示装置 |
| KR100204909B1 (ko) * | 1997-02-28 | 1999-06-15 | 구본준 | 엘씨디 소스 드라이버 |
| JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
| JP3080062B2 (ja) | 1998-04-06 | 2000-08-21 | 日本電気株式会社 | 半導体集積回路 |
| JP4576648B2 (ja) | 1998-12-21 | 2010-11-10 | ソニー株式会社 | 液晶表示装置 |
| JP4389284B2 (ja) | 1999-02-01 | 2009-12-24 | ソニー株式会社 | ラッチ回路およびこれを搭載した液晶表示装置 |
| TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| JP2000242207A (ja) | 1999-02-24 | 2000-09-08 | Toshiba Corp | 画像表示装置 |
| KR100345285B1 (ko) | 1999-08-07 | 2002-07-25 | 한국과학기술원 | 액정표시기용 디지털 구동회로 |
| JP2004186710A (ja) * | 1999-09-03 | 2004-07-02 | Lucent Technol Inc | フリップフロップ回路およびクロック信号によってデータを保持し同期させる方法 |
| US6377098B1 (en) * | 2000-04-21 | 2002-04-23 | International Business Machines Corporation | CMOS latch having a selectable feedback path |
| JP2002311920A (ja) | 2001-04-19 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 液晶表示装置、画像表示応用機器、及び情報携帯端末機器 |
-
2003
- 2003-01-24 JP JP2003015637A patent/JP4085324B2/ja not_active Expired - Fee Related
- 2003-12-26 KR KR1020057013273A patent/KR20050094442A/ko not_active Application Discontinuation
- 2003-12-26 US US10/542,250 patent/US7391403B2/en not_active Expired - Fee Related
- 2003-12-26 WO PCT/JP2003/016865 patent/WO2004066259A1/ja active Application Filing
- 2003-12-26 CN CNB2003801091440A patent/CN100403389C/zh not_active Expired - Fee Related
-
2004
- 2004-01-19 TW TW093101421A patent/TWI244627B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1742316A (zh) | 2006-03-01 |
| JP2004226776A (ja) | 2004-08-12 |
| KR20050094442A (ko) | 2005-09-27 |
| US20060055652A1 (en) | 2006-03-16 |
| TWI244627B (en) | 2005-12-01 |
| TW200424989A (en) | 2004-11-16 |
| WO2004066259A1 (ja) | 2004-08-05 |
| US7391403B2 (en) | 2008-06-24 |
| CN100403389C (zh) | 2008-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7463234B2 (en) | Liquid crystal display and data latch circuit | |
| JP2022037046A (ja) | 半導体装置 | |
| US20070063759A1 (en) | Level shift circuit, display apparatus, and portable terminal | |
| US20170186363A1 (en) | Gate driver and display device including the same | |
| CN102201192B (zh) | 电平移位电路、数据驱动器及显示装置 | |
| JP2009152754A (ja) | レベルシフト回路及びそれを用いたドライバと表示装置 | |
| KR101045904B1 (ko) | 평판 디스플레이 장치 및 집적회로 | |
| JP4085324B2 (ja) | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 | |
| JP4147480B2 (ja) | データ転送回路及びフラットディスプレイ装置 | |
| JP4887799B2 (ja) | 表示装置および携帯端末 | |
| JP2000221926A (ja) | ラッチ回路およびこれを搭載した液晶表示装置 | |
| JP2001196918A (ja) | 半導体装置およびそれを用いた液晶表示装置 | |
| JP4357936B2 (ja) | 半導体装置 | |
| JP2004266817A (ja) | 半導体装置、電子機器及び半導体装置の駆動方法 | |
| JP2005065208A (ja) | 遅延時間補正回路、ビデオデータ処理回路及びフラットディスプレイ装置 | |
| JP2007043740A (ja) | 半導体装置、電子機器及び半導体装置の駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050304 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |