WO2004066259A1 - ラッチ、ラッチの駆動方法、フラットディスプレイ装置 - Google Patents

ラッチ、ラッチの駆動方法、フラットディスプレイ装置 Download PDF

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Yasuyuki Teranishi
Yoshiharu Nakajima
Noboru Toyozawa
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Sony Corporation
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Definitions

  • the present invention relates to a latch, a method of driving a latch, and a flat display device, and can be applied to, for example, a horizontal drive circuit of a liquid crystal display device, a liquid crystal display device using the horizontal drive circuit, and the like.
  • the CMOS latch cell disconnected from the power supply, the input of the CMOS latch cell is connected to the preceding circuit to set the corresponding data, and then the input of the CMOS latch cell is disconnected from the preceding circuit.
  • power consumption can be reduced and the configuration can be simplified as compared with the conventional case.
  • a driving circuit for the liquid crystal display panel is provided on a glass substrate, which is an insulating substrate constituting the liquid crystal display panel. It is designed to be provided as an integral component.
  • image data is converted from digital to analog by selecting a plurality of reference voltages in accordance with the image data.
  • a method of generating a signal has been adopted.
  • FIG. 1 is a connection diagram showing a digital-to-analog conversion circuit according to this method.
  • the digital-to-analog conversion circuit 1 is provided with a plurality of series circuits each including a switch circuit that is turned on and off in accordance with the logical value of each bit b0 to b4 of the image data D1 corresponding to the gradation.
  • FIG. 1 shows the case where the image data D1 is 5 bits, and the switch circuit is a conductive type MOS (Metal Oxide Semiconductor) transistor.
  • MOS Metal Oxide Semiconductor
  • the N-channel and the P-channel are appropriately arranged so that a reference voltage formed by a resistor and corresponding to the value of the image data D1 can be selected.
  • the digital-to-analog conversion circuit 1 selects and outputs the reference voltages V0 to V31 according to the image data D1.
  • each bit b0 to b4 of the image data D1 is level-shifted and input to the digital-analog conversion circuit 1.
  • the conduction type MOS transistor constituting the switch circuit of the digital / analog conversion circuit is reliably turned on / off.
  • FIG. 2 is a connection diagram showing a 1-bit processing system of the image data D 1 input to the digital-to-analog conversion circuit 1.
  • this 1-bit processing system is provided for the number of bits of the image data D1, and together with the digital-to-analog conversion circuit 1 of FIG. 1, the gradation of one liquid crystal cell is increased.
  • the horizontal drive circuit is formed by setting and sequentially forming a configuration corresponding to the one liquid crystal cell in response to a liquid crystal cell that is continuous in the horizontal direction.
  • this processing system includes a sampling latch 3 for sampling the image data DATA input in the raster scanning order at a corresponding timing, a second latch for latching the latch result by the sampling latch in a horizontal scanning cycle, and then performing a level shift. And a latch 4.
  • the sampling latch 3 includes an N-channel MOS (hereinafter referred to as NMOS) transistor Q1 and a P-channel MOS (hereinafter referred to as PMOS) transistor Q2 whose gates and drains are commonly connected.
  • NMOS N-channel MOS
  • PMOS P-channel MOS
  • the CMOS inverter 5 and the CMOS inverter 6 composed of the NMOS transistor Q 3 and the PMOS transistor Q 4 whose gate and drain are connected in common, respectively, are connected to the power supply VDD 1 and the ground. Are connected in parallel.
  • the output of the CMOS inverter 5 is input to the CMOS inverter 6, and the output of the CMOS inverter 6 is output from the CMOS inverter 5 via the NMOS transistor Q 5 that is turned on and off by the inverted signal of the sampling pulse sp.
  • the sampling latch 3 forms a CMOS latch cell 7 having a comparator configuration. It has been made to be.
  • 1-bit data DATA of image data is input to the CMOS inverter 5 via the NMOS transistor Q6 which is turned on and off by the sampling pulse sp. In this case, in the data DATA, the signal level changes by about 0 to 3 [V] according to the logical value.
  • the sampling latch 3 outputs a latch result latched by the CMOS latch cell 7 having such a comparator configuration to a CMOS inverter 8 composed of an NMOS transistor Q7 and a PMOS transistor Q8, followed by a second latch 4
  • the inverted output of the CMOS inverter 8 is output to the second latch 4 via the CMOS inverter 9 including the NMOS transistor Q 9 and the PMOS transistor 10.
  • the data DATA (FIG. 3 (A)) is latched by the sampling pulse sp (FIG. 3 (B).
  • the latch result 1 L out (Fig. 3 (C)).
  • the second latch 4 has a comparator configuration including a CMOS inverter 10 including an NMOS transistor Q11 and a PMOS transistor Q12 and a CMOS inverter 11 including an NMOS transistor Q13 and a PMOS transistor Q14.
  • a CMOS latch cell 12 is formed, and the latched result 1 L out of the sampling latch 3 is output to the inverted output of the latched result 1 L out via NMOS transistors Q 15 and Q 16 operated by the latch pulse oe 1. Input to CMOS latch cells 1 and 2.
  • the second latch 4 receives a predetermined pulse o e 2 and an inverted signal x o e 2 of the pulse o e 2 via the NMOS transistors Q 17 and Q 19 which are turned on and off complementarily.
  • the CMOS latch cell 12 is connected to the ground VSS 1 and the negative power supply VSS 2, and the CMOS latch cell 12 is connected through the same PMOS transistors Q 20 and Q 22.
  • the output of the OS latch cell 12 is output to the corresponding bit of the digital-to-analog conversion circuit 1 via the CMOS inverter 13 composed of the NMOS transistor Q23 and the PMOS transistor Q24.
  • the pulse oe 2 After setting the power supply of the CMOS latch cell 12 to the same power supply as the power supply VDD1 of the sampling latch 3 (time tl) by the setting in Fig. 3 (E)), the latch pulse oe1 (Fig. 3 (D))
  • the latch result of the sampling latch 3 is latched in the CMOS latch cell 12 (time t 2).
  • the present invention has been made in view of the above points, and has an object to propose a latch, a latch driving method, and a flat display device with a simple configuration, which consume less power than conventional ones. .
  • a CMOS latch cell and a CMOS latch cell are connected to a power supply by applying the present invention to a latch for sampling continuous image data or a latch for latching a latch result of a preceding sampling latch.
  • Power switch, and an input switch disposed in the input stage of the CMOS latch cell.
  • the power of the CMOS latch cell is turned on, and the data set in the CMOS latch cell is level-shifted.
  • the power supply switch and the input switch are turned on / off complementarily, so that the data to be latched is set in the CMOS latch cell while the CMOS latch cell is disconnected from the power supply.
  • the connection to one power supply can be processed. Accordingly, a through current when switching the power supply can be effectively avoided, and power consumption can be reduced accordingly.
  • the control related to the power supply is simplified, the overall configuration can be simplified.
  • CMOS latch cell that samples and latches continuous image data
  • CMOS latch that latches the latch result of the preceding sampling latch
  • the input of the CMOS latch cell is disconnected from the circuit in the preceding stage, and the power supply of the CMOS latch cell is turned on to shift the level of the data set in the CMOS latch cell.
  • a display unit having pixels arranged in a matrix and a driving circuit for driving the pixels of the display unit are applied to a flat display device integrally formed on a substrate, and the Among the circuits, a horizontal drive circuit that sets the gradation of the pixels in the display section includes a sampling latch that sequentially latches continuous image data, and a second latch that latches the latched result of the sampling latch in one line cycle.
  • a digital-to-analog conversion circuit that converts the output of the second latch to digital-to-analog and outputs the converted output to the display unit.
  • FIG. 1 is a connection diagram showing a digital-to-analog conversion circuit based on a method of selecting a reference voltage.
  • FIG. 2 is a connection diagram showing a conventional sampling latch and a second latch.
  • FIG. 3 is a time chart for explaining the operations of the sampling latch and the second latch of FIG.
  • FIG. 4 is a block diagram showing a portable terminal device with a liquid crystal display unit using a sampling latch and a second latch according to the first embodiment of the present invention. .
  • FIG. 5 is a block diagram showing the horizontal drive circuit of FIG.
  • FIG. 6 is a connection diagram showing the sampling latch and the second latch of FIG.
  • FIG. 7 is a time chart for explaining the operations of the sampling latch and the second latch of FIG.
  • FIG. 8 is a connection diagram showing a sampling latch and a second latch according to a second embodiment of the present invention.
  • FIG. 9 is a time chart for explaining the operation of the sampling latch and the second latch of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 4 is a block diagram illustrating an image display unit according to the mobile terminal device according to the first embodiment of the present invention.
  • This mobile terminal device is, for example, a mobile phone, a PDA, or the like.
  • a desired image is displayed by the image display unit 31 of the first embodiment. Therefore, in the image display section 31, the image data D 1 is stored in an image memory built in the image processing circuit 32, and the image data D 1 is sequentially output to the liquid crystal display device 33.
  • the master clock MCK, the vertical synchronization signal VSYNC, and the horizontal synchronization signal HS YNC are output in synchronization with the output of the image data D1.
  • the portable terminal device inputs the image data D 1, the master clock MCK, the vertical synchronization signal VSYNC, and the horizontal synchronization signal HSYNC to a built-in liquid crystal display device 33, and displays an image on the liquid crystal display device 33.
  • the liquid crystal display device 33 is a flat display formed by integrally forming a display section 34 in which pixels are arranged in a matrix and a drive circuit 35 for driving the pixels of the display section 34 on a glass substrate.
  • the pixels of the display section 34 are composed of a liquid crystal cell, a polysilicon TFT for switching the liquid crystal cell, and an auxiliary capacitor.
  • the drive circuit 35 inputs the master clock MCK, the vertical synchronizing signal V SYNC, and the horizontal synchronizing signal H SYNC to the timing generator (TG) 37 via the interface (IF) 36, and here, the various operation standards Generate timing signals.
  • the DC-DC converter (DDC) 41 is operated by a predetermined timing signal generated by the timing generator 37, and necessary for the operation of each part from the power supply VDD supplied to the liquid crystal display device 33. Generate power supply VDD 2, VVS S 2, HVS S 2, etc.
  • the vertical drive circuit 38 operates by a predetermined timing signal generated by the timing generator 37, and outputs a selection signal for selecting a line of the display unit 34.
  • the reference voltage generation circuit 39 generates a reference voltage required for the processing of the horizontal drive circuit 40, and the horizontal drive circuit 40 sets the gradation of the corresponding pixel of the display section 34 by the gradation data based on the image data D1. I do.
  • the horizontal drive circuit 40 comprises a sampling latch 51, a second latch 52, and a digital-to-analog converter (DAC) 53, as shown in FIG.
  • the digital / analog conversion circuit 53 has the same configuration as the digital / analog conversion circuit 1 described above with reference to FIG.
  • the sampling rack 51 is also described above with reference to FIG.
  • the configuration is the same as that of the sampling latch 3.
  • the transistors Q22 and Q17 disposed on the power supply and the ground are omitted, and the transistors Q19 and Q20 are used as the output terminals for controlling the input of the second latch 52.
  • the configuration is the same as that of the second latch 4 having the conventional configuration described above with reference to FIG. 2, except that it is commonly controlled by one pull oe.
  • the sampling latch 51 in the same manner as in the prior art, the amplitude of 0 to 3 [V] is obtained by the sampling pulse sp of amplitude 0 to 6 [V] (FIG. 7 (B)).
  • the data DATA (Fig. 7 (A)) is latched, and as a result, a latch result 1 L out (Fig. 7 (C)) with an amplitude of 0 to 3 [V] is output.
  • data to be latched is set in the CMOS latch cell 12 in a state where the CMOS latch cell 12 of the CMOS configuration used for the latch is disconnected from the power supplies VDD 2 and VSS 2. After that, the input of the CMOS latch cell 12 is disconnected from the circuit of the preceding stage, and the power supply of the CMOS latch cell 12 is turned on by the transistors Q19 and Q20. Even without switching between the two power supplies VDD 1 and VDD 2 according to 20, the data signal 2 L out can be level-shifted and output.
  • the horizontal drive circuit 40 two transistors can be omitted in each of the second latches related to 1-bit processing, thereby simplifying the configuration and narrowing the frame. .
  • the wiring of the power supply can be made smaller, so that the overall configuration can be simplified. .
  • the data to be latched is set in this CMOS latch cell 12,
  • the two power supplies 1 Data signals can be level-shifted and output without switching VDD2. As a result, power consumption can be reduced and the configuration can be simplified as compared with the conventional case.
  • FIG. 8 shows a sampling latch 61 and a second latch 62 according to the second embodiment, which are applied instead of the sampling latch 51 and the second latch 52 described above with reference to FIG.
  • the sampling latch 61 and the second latch 62 are latched by the sampling latch 61, they are also level-shifted. That is, in the sampling latch 61, the CMOS latch cell 7 is connected to the power supply by the transistors Q31 and Q32 which are turned on and off by the sampling pulse sp. As a result, as shown in FIG. With the latch cell 7 disconnected from the power supplies VDD 2 and VSS 2, the data to be latched is set in this CMOS latch cell 7 (Fig.
  • the processing systems may be grouped and these transistors may be arranged in each group to collectively control the power supply, and furthermore, all the processing systems may collectively control the power supply. You may.
  • the present invention is not limited to this, and can be widely applied to a flat display device including pixels by various display means.
  • the CMOS latch cell in a state where the CMOS latch cell is disconnected from the power supply, the input of the CMOS latch cell is connected to the circuit of the preceding stage, and the corresponding data is set.
  • the power consumption is reduced compared to the past.
  • the configuration can be simplified. Industrial applicability
  • the present invention relates to a latch, a latch driving method, and a flat display device, and can be applied to, for example, a horizontal drive circuit of a liquid crystal display device, a liquid crystal display device using the horizontal drive circuit, and the like.

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Abstract

　本発明は、例えば液晶表示装置の水平駆動回路、この水平駆動回路による液晶表示装置等に適用して、ＣＭＯＳラッチセル１２を電源ＶＤＤ２、ＶＳＳ２から切り離した状態で、このＣＭＯＳラッチセル１２の入力を前段の回路５１に接続して対応するデータをセットした後、この前段の回路５１からＣＭＯＳラッチセル１２の入力を切り離すと共に、ＣＭＯＳラッチセル１２の電源ＶＤＤ２、ＶＳＳ２を立ち上げて、ＣＭＯＳラッチセル１２にセットしたデータをレベルシフトさせる。

Description

ラッチ、 ラッチの駆動方法、 フラットディスプレイ装置 発明の背景
技術分野
本発明は、 ラッチ、 ラッチの駆動方法、 フラットディスプレイ'装置に関し、 例 えば液晶表示装置の水平駆動回路、 この水平駆動回路による液晶表示装置等に適 用することができる。 本発明は、 CMOSラッチセルを電源から切り離した状態 で、 この CMO Sラツチセルの入力を前段の回路に接続して対応するデータをセ ットした後、 この前段の回路から CMOSラッチセルの入力を切り離すと共に、 CMO Sラツチセルの電源を立ち上げて、 CMO Sラツチセルにセットしたデー タをレベルシフトさせることにより、 従来に比して消費電力を低減し、 構成を簡 略化し得る。
背景技術
近年、 例えば PDA、 携帯電話等の携帯端末装置に適用されるフラットデイス プレイ装置である液晶表示装置においては、 液晶表示パネルを構成する絶縁基板 であるガラス基板上に、 液晶表示パネルの駆動回路を一体に構成するものが提供 されるようになされている。
この種の液晶表示装置においては、 例えば特開 2000— 242209号公報 に開示されているように、 複数系統の基準電圧を画像データに応じて選択するこ とにより画像データをディジタルアナログ変換して駆動信号を生成する方式が採 用されるようになされている。
すなわち第 1図は、 この方式によるディジタルアナログ変換回路を示す接続図 である。 ディジタルアナログ変換回路 1は、 画像データ D 1の各ビット b 0〜b 4の論理値によりそれぞれオンオフ動作するスィツチ回路による直列回路が階調 に対応して複数個設けられ、 これらの直列回路一端にそれぞれ各基準電圧 vo〜
V 3 1が供給され、 またこれら直列回路の他端が液晶表示パネルのコラム線 S I GOUTに接続される。 なおこの第 1図は、 画像データ D 1が 5.ビッ トの場合で あり、 スィッチ回路は、 導電型の MOS (Metal Oxide Semiconductor ) トラン ジスタにより形成され、 画像データ D 1の値に応じて対応する基準電圧を選択し 得るように、 Nチャンネル及び Pチャンネルが適宜配置される。 これによりディ ジタルアナログ変換回路 1は、 画像データ D 1に応じて基準電圧 V 0〜V 3 1を 選択して出力するようになされている。
このようなディジタルアナログ変換回路 1の構成に対応して、 この種の液晶表 示装置においては、 画像データ D 1の各ビット b 0〜b 4をレベルシフトさせて ディジタルアナログ変換回路 1に入力し、 これによりディジタルアナログ変換回 路のスィツチ回路を構成する導電型の MO S トランジスタを確実にオンオフ制御 するようになされている。
すなわち第 2図は、 ディジタルアナログ変換回路 1に入力される画像データ D 1について、 その 1ビットの処理系を示す接続図である。 この種の液晶表示装置 においては、 この 1ビットの処理系が画像データ D 1のビット数分だけ設けられ て、 第 1図のディジタルアナログ変換回路 1と共に、 1個の液晶セルについての 階調が設定され、 またこの 1個の液晶セルに対応する構成が水平方向に連続する 液晶セルに对応して順次形成されて水平駆動回路が構成される。
ここでこの処理系は、 ラスタ走査順に入力される画像データ D A T Aを対応す るタイミングでサンプリングするサンプリングラッチ 3と、 このサンプリングラ ツチによるラッチ結果を水平走査周期でラッチした後、 レベルシフトさせる第 2 ラッチ 4とにより構成される。
サンプリングラッチ 3は、 ゲート及ぴドレインがそれぞれ共通に接続された N チャンネル MO S (以下、 NMO Sと呼ぶ） トランジスタ Q 1及び Pチャンネル MO S (以下、 P MO Sと呼ぶ） トランジスタ Q 2からなる C MO Sインバータ 5と、 同様に、 ゲート及びドレインがそれぞれ共通に接続された NMO S トラン ジスタ Q 3及ぴ P MO S トランジスタ Q 4からなる C MO Sインバータ 6とが電 源 V D D 1及びグランドとの間に並列に接続される。 サンプリングラッチ 3は、
C MO Sインバータ 5の出力が C MO Sインバータ 6に入力され、 またサンプリ ングパルス s pの反転信号によりオンオフ動作する NMO S トランジスタ Q 5を 介して、 C MO Sインパータ 6の出力が C MO Sインバータ 5に入力される。 こ れによりサンプリングラッチ 3は、 比較器構成の C MO Sラッチセル 7が形成さ れるようになされている。 サンプリングラッチ 3は、 サンプリングパルス s pに よりオンオフ動作する NMO S トランジスタ Q 6を介して、 CMOSインバータ 5に画像データの 1ビットのデータ DAT Aが入力される。 なおここでこのデー タ DAT Aにおいては、 論理値に応じて 0〜 3 〔V〕 程度により信号レベルが変 化するようになされている。
サンプリングラッチ 3は、 このような比較器構成の CMO Sラッチセル 7でラ ツチされたラッチ結果が、 NMOS トランジスタ Q 7及ぴ PMOS トランジスタ Q 8からなる CMO Sインバータ 8に入力されて続く第 2ラツチ 4に出力され、 またこの CMO Sインバータ 8の反転出力が、 NMO S トランジスタ Q 9及ぴ P MO S トランジスタお? 1 0からなる CMOSインバータ 9を介して続く第 2ラッ チ 4に出力される。 これにより第 3図に示すように、 サンプリングラッチ 3にお いては、 サンプリングパルス s p (第 3図 （B) .) によりデータ DATA (第 3 図 （A) ) をラッチし、 ラッチ結果 1 L o u t (第 3図 （C) ) を出力するよう になされている。
第 2ラッチ 4は、 NMOS トランジスタ Q 1 1及び PMOS トランジスタ Q 1 2からなる CMO Sインバータ 1 0と、 NMOS トランジスタ Q 1 3及ぴ PMO S トランジスタ Q 14からなる CMOSインバータ 1 1とにより比較器構成の C MOSラッチセル 1 2が形成され、 サンプリングラッチ 3のラッチ結果 1 L o u t、 このラッチ結果 1 L o u tの反転出力をラッチパルス o e 1により動作する NMOS トランジスタ Q 1 5、 Q 1 6を介して、 この CMO Sラッチセル 1 2に 入力する。
第 2ラッチ 4は、 所定のパルス o e 2、 このパルス o e 2の反転信号 x o e 2 により相補的にオンオフ動作する NMO S トランジスタ Q 1 7、 Q 1 9を介して
、 CMOSラッチセル 1 2がグランド VS S 1、 負側電源 VS S 2に接続され、 また同様の PMOS トランジスタ Q 20、 Q 22を介して、 CMOSラッチセル
1 2が電源 VDD 2及び VDD 1に接続される。 また第 2ラッチ 4は、 この CM
O Sラツチセル 1 2の出力を、 NMO S トランジスタ Q 23及び PMO S トラン ジスタ Q24からなる CMO Sインパータ 1 3を介してディジタルアナログ変換 回路 1の対応するビットに出力する。 第 2ラッチ 4においては、 パルス o e 2 ( 第 3図 （E) ) の設定により、 CMOSラッチセル 1 2の電源をサンプリングラ ツチ 3の電源 VDD 1と同一電源に設定した後 （時点 t l) 、 ラッチパルス o e 1 (第 3図 （D) ) によりサンプリングラッチ 3のラッチ結果を CMOSラッチ セル 1 2にラッチするようになされている （時点 t 2) 。 またこのようにしてラ ツチ結果を CMOSラッチセル 12でラッチすると、 ラッチパルス o e lの立ち 下げによりサンプリングラッチ 3を切り離した後 （時点 t 3) 、 パルス o e 2の 立ち下げにより、 CMOSラッチセル 1 2の電源電圧を切り換え （時点 t 4) 、 これによりラッチ結果をレベルシフトさせて出力するようになされている （第 3 図 （F) ) 。
ところで第 2図について上述した第 2ラッチ 4においては、 相補的にオンオフ 動作して CMOSラッチセル 1 2の電源を切り換えるトランジスタ Q 20、 Q2 2が、 瞬間的に、 同時にオン状態となる場合を完全に防止し得ず、 この場合、 第 2ラッチ 4で瞬間的に大きな電力を消費することになる。 具体的には、 電源 VD D 2から電源 VDD 1に、 また電源 VS S 1から電源 VS S 2に貫通電流が流れ る恐れがある。 '
これによりこのような瞬間的な貫通電流を防止することができれば、 その分、 この種のフラットディスプレイ装置においては、 消費電力を低減して使い勝手を 向上することができる。
またこの第 2ラッチ 4の構成を簡略化することができれば、 その分、 この種の 表示装置において、 いわゆる狭額縁化を図ることができる。 発明の開示
本発明は以上の点を考慮してなされたもので、 従来に比して消費電力を低減し 、 簡易な構成によるラッチ、 ラッチの駆動方法、 フラッ トディスプレイ装置を提 案しようとするものである。
力かる課題を解決するため本発明においては、 連続する画像データをサンプリ ングラッチするラッチ、 又は前段のサンプリングラッチのラッチ結果をラッチす るラッチに適用して、 CMOSラッチセルと、 CMOSラッチセルを電源に接続 する電源スィツチと、 CMOSラッチセルの入力段に配置された入力スィツチと を有するラッチであって、 電源スィツチと入力スィツチとを相補的にオンオフ操 作することにより、 C MO Sラッチセルを電源から切り離した状態で、 ラッチに 供するデータを CMO Sラッチセルにセットした後、 前段の回路から CMO Sラ ツチセルの入力を切り離すと共に、 C MO Sラッチセルの電源を立ち上げて、 C MO Sラツチセルにセットしたデータをレベルシフトさせる。
本発明の構成によれば、 電源スィツチと入力スィツチとを相補的にオンオフ操 作することにより、 C MO Sラッチセルを電源から切り離した状態で、 ラッチに 供するデータを C MO Sラッチセルにセットした後、 前段の回路から C MO Sラ ツチセルの入力を切り離すと共に、 C MO Sラッチセルの電源を立ち上げて、 C MO Sラッチセルにセットしたデータをレベルシフトさせれば、 1つの電源への 接続の処理により、 電源を切り換える際の貫通電流を有効に回避し得、 その分、 消費電力を少なくすることができる。 また電源に係る制御が簡単になった分、 全 体構成を簡略化することができる。
また本発明においては、 連続する画像データをサンプリングラッチする C MO Sラッチセル、 又は前段のサンプリングラッチのラッチ結果をラッチする C MO
Sラツチセルによるラッチの駆動方法に適用して、 C MO Sラツチセルを電源か ら切り離した状態で、 C MO Sラッチセルの入力を前段の回路に接続して C MO
Sラツチセルに対応するデータをセットした後、 前段の回路から C MO Sラツチ セルの入力を切り離すと共に、 C MO Sラッチセルの電源を立ち上げて、 C MO Sラツチセルにセットしたデータをレベルシフトさせる。
これにより本発明の構成によれば、 従来に比して消費電力を低減し、 簡易な構 成によるラツチの駆動方法を提供することができる。
また本発明においては、 マトリ ックス状に画素を配置してなる表示部と、 表示 部の画素を駆動する駆動回路とを基板上に一体に形成してなるフラットディスプ レイ装置に適用して、 駆動回路のうちの、 表示部の画素の階調を設定する水平駆 動回路が、 連続する画像データを順次ラッチするサンプリングラッチと、 サンプ リングラッチによるラッチ結果を 1ライン周期でラッチする第 2ラッチと、 第 2 ラツチの出力をディジタルアナログ変換して表示部に出力するディジタルアナ口 グ変換回路とを備え、 サンプリングラッチ又は第 2ラッチは、 C MO Sラッチセ ルを電源から切り離した状態で、 C MO Sラツチセルの入力を前段の回路に接続 して CMO Sラッチセルに対応するデータをセットした後、 前段の回路から CM O Sラツチセルの入力を切り離すと共に、 C MO Sラツチセルの電源を立ち上げ て、 CMO Sラツチセルにセットしたデータをレベルシフトさせる。
これにより本発明の構成によれば、 従来に比して消費電力を低減し、 簡易な構 成によるフラットディスプレイ装置を提供することができる。 図面の簡単な説明
第 1図は、 基準電圧を選択する方式によるディジタルアナログ変換回路を示す 接続図である。
第 2図は、 従来のサンプリングラッチ及び第 2ラッチを示す接続図である。 第 3図は、 第 2図のサンプリングラツチ及ぴ第 2ラツチの動作の説明に供する タイムチヤ一トである。
第 4図は、 本発明の第 1の実施例に係るサンプリングラツチ及び第 2ラツチに よる液晶表示部による携帯端末装置を示すブロック図である。 .
第 5図は、 第 4図の水平駆動回路を示すプロック図である。
第 6図は、 第 4図のサンプリングラッチ及び第 2ラッチを示す接続図である。 第 7図は、 第 6図のサンプリングラツチ及び第 2ラツチの動作の説明に供する タイムチヤ一トである。
第 8図は、 本発明の第 2の実施例に係るサンプリングラッチ及び第 2ラッチを 示す接続図である。
第 9図は、 第 8図のサンプリングラッチ及ぴ第 2ラッチの動作の説明に供する タイムチヤ一トである。 発明を実施するための最良の形態
以下、 適宜図面を参照しながら本発明の実施例を詳述する。
( 1 ) 第 1の実施例
第 4図は、 本発明の第 1の実施例に係る携帯端末装置に係る画像表示部を示す ブロック図である。 この携帯端末装置は、 例えば携帯電話、 P D A等であり、 こ の画像表示部 3 1により所望の画像を表示する。 このためこの画像表示部 3 1に おいては、 画像処理回路 32に内蔵の画像メモリに画像データ D 1を格納し、 こ の画像データ D 1を順次液晶表示装置 33に出力する。 またこの画像データ D 1 の出力に同期して、 マスタクロック MCK、 垂直同期信号 VSYNC、 水平同期 信号 HS YNCを出力する。
この携帯端末装置は、 内蔵の液晶表示装置 33にこれら画像データ D 1、 マス タクロック MCK、 垂直同期信号 VSYNC、 水平同期信号 H SYNCを入力し 、 この液晶表示装置 33により画像を表示する。 ここでこの液晶表示装置 33は 、 マトリックス状に画素を配置してなる表示部 34と、 この表示部 34の画素を 駆動する駆動回路 35とをガラス基板上に一体に形成してなるフラットディスプ レイ装置である。 この実施例では、 この表示部 34の画素が、 液晶セル、 この液 晶セルをスィツチングするポリシリコン TFT、 補助容量とにより構成される。 これに対して駆動回路 35は、 インターフェース （I F) 36を介してマスタ クロック MCK、 垂直同期信号 V SYNC、 水平同期信号 H SYNCをタイミン グジェネレータ （TG) 37に入力し、 ここで各種動作基準のタイミング信号を 生成する。 DC— DCコンバータ （DDC) 4 1は、 このタイミングジエネレー タ 37で生成される所定のタイミング信号により動作して、 この液晶表示装置 3 3に供給される電源 VDDから各部の動作に必要な電源 VDD 2、 VVS S 2、 HVS S 2等を生成する。
垂直駆動回路 38は、 同様に、 タイミングジェネレータ 37で生成される所定 のタイミング信号により動作して、 表示部 34のラインを選択する選択信号を出 力する。 基準電圧発生回路 39は、 水平駆動回路 40の処理に必要な基準電圧を 生成し、 水平駆動回路 40は、 画像データ D 1による階調データにより表示部 3 4の対応する画素の階調を設定する。
この実施例においてこの水平駆動回路 40は、 第 5図に示すようにサンプリン グラッチ 5 1、 第 2ラッチ 52、 ディジタルアナログ変換回路 （DAC) 53に より構成される。 ここでディジタルアナログ変換回路 53は、 第 1図について上 述したディジタルアナログ変換回路 1と同一に構成される。
第 6図に示すように、 またサンプリングラッ 5 1は、 第 2図について上述し たサンプリングラッチ 3と同一に構成される。 これに対して第 2.ラッチ 52は、 電源及びグランドに配置されたトランジスタ Q 22、 Q 1 7が省略されて、 また トランジスタ Q 1 9、 Q20が、 第 2ラッチ 52の入力を制御するァゥトプット イネ一プル o eにより共通に制御される点を除いて、 第 2図について上述した従 来構成による第 2ラッチ 4と同一に構成される。
すなわち第 7図に示すように、 従来と同様に、 サンプリングラッチ 5 1におい ては、 振幅 0〜6 〔V〕 のサンプリングパルス s p (第 7図 （B) ) により振幅 0〜3 〔V〕 のデータ DATA (第 7図 （A) ) をラッチし、 これにより振幅 0 〜3 〔V〕 のラッチ結果 1 L o u t (第 7図 （C) ) を出力する。
第 2ラッチ 52においては、 振幅一 3〜6 〔V〕 のアウトプットィネーブルパ ルス o e (第 7図 （D) ) が時点 t 1で立ち上がることにより、 このサンプリン グラッチ 5 1によるラッチ結果 1 L o u t (第 7図 （C) ) 力 CMOSインバ ータ 10及ぴ 1 1を構成するトランジスタ Q 1 1〜Q 14のゲートに転送され （ 第 7図 （E) ) 、 続く時点 t 2でアウトプットィネーブルパルス o eが立ち下が ると、 サンプリングラッチ 5 1との接続が絶たれると共に、 CMOSラッチセル 1 2が電源 VDD 2に接続され、 これによりレベルシフトされたデータ信号 2 L o u tが出力される。
これらによりこの実施例では、 ラツチに使用する CMO S構成の CMO Sラッ チセル 1 2を電源 VDD 2、 VS S 2から切り離した状態で、 ラッチに供するデ ータをこの CMOSラッチセル 1 2にセットした後、 前段の回路からこの CMO Sラッチセル 1 2の入力を切り離すと共に、 トランジスタ Q 1 9、 Q 20により この CMO Sラツチセル 1 2の電源を立ち上げることにより、 従来のようなトラ ンジスタ Q 22、 Q 20による 2つの電源 VDD 1、 VDD 2の切り換えを実施 しなくても、 データ信号 2 L o u tをレベルシフトさせて出力できるようになさ れている。
これにより水平駆動回路 40においては、 1ビットの処理に係る第 2ラッチで それぞれトランジスタを 2個ずつ省略することができ、 これにより構成を簡略化 して狭額縁化を図り得るようになされている。 また電源の切り換えによる貫通電 流の発生についても有効に回避し得、 その分、 消費電力を少なくすることができ るようになされている。 また電源の配線も小さくし得、 これによつても全体構成 を簡略化することができるようになされている。 。
以上の構成によれば、 ラッチに使用する CMOS構成のラッチセル 1 2を電源 VDD 2、 VS S 2から切り離した状態で、 ラッチに供するデータをこの CMO Sラッチセル 1 2にセットした後、 前段の回路からこの CMO Sラッチセル 1 2 の入力を切り離すと共に、 トランジスタ Q 1 9、 Q 20によりこの CMO Sラッ チセル 1 2の電源を立ち上げることにより、 従来のようなトランジスタ Q 22、 Q20による 2つの電源 VDD 1、 VDD 2の切り換えを実施しなくても、 デー タ信号をレベルシフトさせて出力することができる。 これにより、 従来に比して 消費電力を低減し、 構成を簡略化することができる。
(2) 第 2の実施例
第 8図は、 第 2の実施例に係るサンプリングラッチ 6 1及ぴ第 2ラッチ 62で あり、 第 6図について上述したサンプリングラッチ 5 1及び第 2ラッチ 52に代 えて適用される。
ここでこのサンプリングラッチ 6 1及ぴ第 2ラッチ 62は、 サンプリングラッ チ 6 1でラッチする際に、 併せてレベルシフトさせる。 すなわちサンプリングラ ツチ 6 1では、 CMOSラッチセル 7が、 サンプリングパルス s pによりオンォ フ動作するトランジスタ Q 31、 Q 32により電源に接続され、 これにより第 9 図に示すように、 サンプリングラッチ 6 1において、 CMOSラッチセル 7を電 源 VDD 2、 VS S 2から切り離した状態で、 ラッチに供するデータをこの CM OSラッチセル 7にセットした後 （第 9図 （A) 〜 （C) ) 、 前段の回路からこ の CMO Sラッチセル 7の入力を切り離すと共に、 トランジスタ Q 3 1、 Q 32 によりこの CMO Sラツチセル 7の電源を立ち上げることにより、 サンプリング ラッチ 6 1でレベルシフ トの処理を実行した後、 第 2ラッチ 62でラッチする （ 第 9図 （D) 〜 （E) ) 。
この実施例のようにサンプリングラツチ側で併せてレベルシフトさせるように しても、 第 1の実施例と同様の効果を得ることができる。 ( 3 ) 他の実施例
なお上述の実施例においては、 各画素の各ビットの処理系にそれぞれトランジ スタ Q 1 9、 （3 2 0又は<3 3 1、 Q 3 2を設ける場合について述べたが、 本発明 はこれに限らず、 これら処理系をグループ化して各グループにそれぞれこれらの トタンジスタを配置してまとめて電源を制御するようにしてもよく、 さらにはす ベての処理系でまとめて電源を制御するようにしてもよい。
また上述の実施例においては、 液晶セルによる画素を駆動する場合について述 ベたが、 本発明はこれに限らず、 種々の表示手段により画素を構成するフラット ディスプレイ装置に広く適用することができる。 上述のように本発明によれば、 C MO Sラツチセルを電源から切り離した状態 で、 この C MO Sラツチセルの入力を前段の回路に接続して対応するデータをセ ットした後、 この前段の回路から C MO Sラッチセルの入力を切り離すと共に、 C MO Sラツチセルの電源を立ち上げて、 C MO Sラツチセルにセットしたデー タをレベルシフトさせることにより、 従来に比して消費電力を低減し、 構成を簡 略化することができる。 産業上の利用可能性
本発明は、 ラッチ、 ラッチの駆動方法、 フラットディスプレイ装置に関し、 例 えば液晶表示装置の水平駆動回路、 この水平駆動回路による液晶表示装置等に適 用することができる。

Claims

請求の範囲
1. 連続する画像データをサンプリングラッチするラッチ、 又は前段のサンプリ ングラツチのラッチ結果をラッチするラッチであって、
CMOSラッチセルと、
前記 CMO Sラツチセルを電源に接続する電源スィツチと、
前記 CMO Sラツチセルの入力段に配置された入力スィツチとを有するラッチ であって、
前記電源スィツチと前記入力スィツチとを相補的にオンオフ操作することによ り、
前記 CMO Sラツチセルを電源から切り離した状態で、 ラツチに供するデータ を前記 CMO Sラツチセルにセットした後、
前段の回路から前記 CMO Sラツチセルの入力を切り離すと共に、 前記 CMO Sラッチセルの電源を立ち上げて、 前記 CMO Sラッチセルにセットしたデータ をレベルシフトさせる
ことを特徴とするラッチ。
2. 連続する画像データをサンプリングラッチする CMOSラッチセル、 又は前 段のサンプリングラツチのラツチ結果をラッチする CMOSラツチセルによるラ ツチの駆動方法において、
前記 CMO Sラッチセルを電源から切り離した状態で、 前記 CMO Sラッチセ ルの入力を前段の回路に接続して前記 CMO Sラツチセルに対応するデータをセ ットした後、
前記前段の回路から前記 CMOSラッチセルの入力を切り離すと共に、 前記 C MO Sラッチセルの電源を立ち上げて、 前記 CMO Sラッチセルにセットしたデ ータをレベルシフトさせる
ことを特徴とするラッチの駆動方法。
3. マトリ ックス状に画素を配置してなる表示部と、 前記表示部の画素を駆動す る駆動回路とを基板上に一体に形成してなるフラットディスプレイ装置において 前記駆動回路のうちの、 前記表示部の画素の階調を設定する水平駆動回路が、 連続する画像デ一タを順次ラッチするサンプリングラッチと、
前記サンプリングラッチによるラッチ結果を 1ライン周期でラッチする第 2ラ ツチと、
前記第 2ラッチの出力をディジタルアナログ変換して前記表示部に出力するデ ィジタルアナログ変換回路とを備え、
前記サンプリングラッチ又は前記第 2ラッチは、
C MO Sラッチセルを電源から切り離した状態で、 前記 C MO Sラッチセルの 入力を前段の回路に接続して前記 CMO Sラツチセルに対応するデータをセット した後、
前記前段の回路から前記 C MO Sラッチセルの入力を切り離すと共に、 前記 C MO Sラッチセルの電源を立ち上げて、 前記 C MO Sラッチセルにセットしたデ ータをレベルシフトさせる
ことを特徴とするフラットディスプレイ装置。
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