CN102201192B - 电平移位电路、数据驱动器及显示装置 - Google Patents

Abstract

一种电平移位电路、数据驱动器及显示装置。电平移位电路具有连接在第1电源线和第1节点间的第1导电型第1晶体管、在第2电源线和第1节点间串联连接的第2导电型第2及第3晶体管。第1控制信号共同输入到第1晶体管的栅极和第2及第3晶体管的一个的栅极。被输入比第1和第2电源的电源振幅低振幅的输入信号的输入端子连接到第2及第3晶体管的另一个的栅极。具有：时钟反相器，设置在第1电源线和第2电源线间，连接在第1节点和第1输出端子间，由第2控制信号控制接通或断开；反相器，设置在第1电源线和第2电源线间，输入连接到第1输出端子；和开关，连接在第1节点和反相器的输出间，由第3控制信号控制接通或断开。

Description

电平移位电路、数据驱动器及显示装置

技术领域

本发明涉及一种电平移位电路、使用了该电平移位电路的数据驱动器及显示装置。

背景技术

近来，显示装置中，以薄型、轻量、低耗电为特征的液晶显示装置(LCD)得到广泛普及，大多用于移动电话机(mobile phone，cellularphone)、PDA(个人数字助理)、笔记本电脑等移动设备的显示部。但最近，液晶显示装置的大画面化、动画对应的技术也得到提高，不仅可用于移动设备，而且也可实现放置式大画面显示装置、大画面液晶电视。作为它们的液晶显示装置，使用可进行高精细显示的有源矩阵驱动方式的液晶显示装置。并且，作为薄型显示设备，也开发出了利用了有机发光二极管(Organic light-emitting diode：OLED)的有源矩阵驱动方式的显示装置。

参照图8，概要说明有源矩阵驱动方式的薄型显示装置(液晶显示装置及有机发光二极管显示装置)的典型构成。图8是表示薄型显示装置的要部构成的图。参照图8，有源矩阵驱动方式的薄型显示装置具有电源电路940、显示控制器950、显示面板960、栅极驱动器970和数据驱动器980。

显示面板960中，包括像素开关964和显示元件963的单位像素矩阵状配置(例如彩色SXGA(Super Extended Graphics Array：超级扩展图形阵列)面板的情况下，为1280×3像素列×1024像素行)，并将用于向各像素单位传送从栅极驱动器970输出的扫描信号的扫描线961及传送从数据驱动器980输出的灰度电压信号的数据线962栅格状地布线。栅极驱动器970及数据驱动器980由显示控制器950控制，各自所需的时钟CLK、控制信号等，从显示控制器950提供。影像数据通过数字信号提供到数据驱动器980。电源电路940向栅极驱动器970、数据驱动器980提供必要的电源。显示面板960由半导体基板构成，在大画面显示装置中，广泛使用在玻璃基板、塑料基板等绝缘性基板上通过薄膜晶体管(Thin Film Transistor：TFT)形成了像素开关等的半导体基板。

上述显示装置通过扫描信号控制像素开关964的接通(导通)/断开(非导通)，像素开关964接通(导通状态)时，将与影像数据对应的灰度电压信号施加到显示元件963，根据该灰度电压信号，显示元件963的辉度变化，从而显示图像。液晶显示装置的情况下，显示元件963包括液晶。有机发光二极管显示装置的情况下，显示元件963包括有机发光二极管。

1个画面的数据的改写以1帧期间(60Hz驱动时通常约为0.017秒)进行，在各扫描线961中按照1像素行(各行)依次选择(像素开关TFT964接通)，在选择期间内，将灰度电压信号从各数据线962经由像素开关964提供到显示元件963。此外，还存在通过扫描线同时选择多个像素行的情况，或以60Hz以上的帧频驱动的情况。

图9是表示图8的数据驱动器980的要部构成的一个典型示例的图。参照图9，数据驱动器980包括移位寄存器801、数据寄存器/锁存器802、电平移位电路组803、参照信号发生电路804、解码器电路组805和输出缓冲器组806。

移位寄存器801根据起动脉冲和时钟信号CLK决定数据锁存器的时序(timing)。数据寄存器/锁存器802根据由移位寄存器801决定的时序，将输入的影像数字数据扩展为各输出的位信号，按照预定的输出数进行锁存，并根据STB信号(选通信号)输出到电平移位电路组803。电平移位电路组803将从数据寄存器/锁存器802输出的各输出的位信号，从低振幅信号电平变换为高振幅信号，将互补的高振幅位信号(DH、DBH)输出到解码器电路组805。解码器电路组805按照各输出，从由参照信号发生电路804生成的参照信号组选择与输入的数字数据(位)信号对应的参照信号。输出缓冲器组806按照各输出，输入通过解码器电路组805的对应的解码器选择的参照信号，并放大输出和该参照信号对应的灰度信号。输出缓冲器组806的输出端子组连接到显示装置的数据线。移位寄存器801及数据寄存器/锁存器802是逻辑电路，一般由低振幅电压信号VE3、VE4(例如VE3＝3.3V，VE4＝0V)构成，提供对应的电源电压。

在电平移位电路组803、解码器电路组805及输出缓冲器组806中，处理驱动显示元件所需的高振幅电压信号VE1、VE2(例如VE1＝18V，VE2＝0V)，提供对应的电源电压。低振幅电压信号到高振幅电压信号的电平变换通过电平移位电路组803进行。电平移位电路组803按照各输出，具有与影像数字数据的位数对应的电平移位电路，接收低振幅电压信号的位信号，变换为高振幅电压信号的位信号。

在具有薄型显示装置的高端用途的移动设备、笔记本PC、监视器、TV等中，近年来高画质化的要求越来越高。具体而言，开始出现以下的要求：RGB各8位影像数字数据(约1680万色)以上的多色化(多位化)；动画特性提高；为了对应三维显示将帧频(改写1个画面的驱动频率)提高到120Hz或其以上。因此，显示装置的数据驱动器必须高速处理多位的影像数字数据，要求逻辑电路的电源电压的低压化(例如0V～2V以下)。

因逻辑电路的电源电压的低压化受到较大影响的是电平移位电路组803。电平移位电路组803包括与高振幅电压信号对应的具有高电压耐压的高耐压晶体管，高耐压晶体管的阈值电压也较高。因此，逻辑电路的电源电压变低，输入到电平移位电路组803的低振幅的数字信号的高电位接近电平移位电路组803的高耐压晶体管的阈值电压时，栅极接收低振幅电压信号的电平移位电路组803的晶体管的漏极电流变小(例如与(栅极电压-阈值电压)的2次方成比例)，存在难于进行高速的电平变换的情况、或电平变换动作本身变得困难的情况。

作为将低振幅的数字信号电平变换为高振幅的电压信号的技术，公开了以下技术。

图10是表示与专利文献1(JP特开平2-188024号公报)的图2所公开的电路同等结构的图。但在图10中，为了便于说明，元件号码等与专利文献1的图2不同。参照图10，N沟道MOS晶体管M81、M82、P沟道MOS晶体管M83、M84构成典型的交叉式结构的电平移位电路，进一步具有第1电流供给电路91、第2电流供给电路92。

对电平移位电路(M81、M82、M83、M84)的动作进行说明。此外在图10中，设低振幅信号IN及其互补信号INB的电压为VDD1和VSS(VSS是低电位侧电源电压)，设与低振幅信号IN相对的高振幅输出信号OUT及其互补信号OUTB的电压为VDD2(VDD2＞VDD1)和VSS。

电平移位电路(M81、M82、M83、M84)具有：N沟道MOS晶体管M81、M82，源极共同连接到电源VSS，漏极分别连接到输出端子N74、N73，栅极分别连接到输入端子N71、N72；和P沟道MOS晶体管M83、M84，源极共同连接到电源VDD2，漏极分别连接到输出端子N74、N73，栅极交叉连接到输出端子N73、N74。

低振幅(VDD1-VSS)的数字输入信号IN、INB提供到输入端子N71、N72，该输入信号IN为高电平(＝VDD1)时，晶体管M81接通，与M81的漏极节点连接的输出端子N74变为VSS，晶体管M82断开，M84接通，与晶体管M84的漏极节点连接的输出端子N73变为电源电压VDD2。另一方面，该输入信号INB为高电平(VDD1)时，晶体管M82接通，与晶体管M82的漏极节点连接的输出端子(OUT)N73变为VSS，晶体管M81断开，晶体管M83接通，与晶体管M83的漏极节点连接的输出端子(OUTB)N74变为电源电压VDD2。

在图10中，若输入信号IN、INB的振幅变低，则在输入信号IN、INB的电位变化时，N沟道MOS晶体管M81、M82的放电动作和P沟道MOS晶体管M83、M84的充电动作过渡性地同时产生，因此易产生错误动作、贯通电流。

具体而言，例如在初始状态下，输入信号IN、INB分别是低电平(VSS)、高电平(VDD1)，输出信号OUT、OUTB分别是低电平(VSS)、高电平(VDD2)。晶体管M81、M82分别断开(电气性非导通)、接通(电气性导通)，晶体管M83、M84分别接通、断开。

从初始状态开始，输入信号IN、INB分别变为高电平、低电平的情况下，在刚刚变化后，晶体管M81、M82分别变为接通、断开。并且，在刚刚变化后，输出信号OUT、OUTB分别变为低电平、高电平，晶体管M83、M84分别变为接通、断开。

因此，为了正常进行电平移位动作，晶体管M81必须以超过晶体管M83的充电能力的放电能力，使输出信号OUTB的电位降低到低电平(VSS)侧。

当输出信号OUTB的电位降低时，晶体管M84变为接通，输出信号OUT提高到电源电压VDD2。并且，晶体管M83断开，完成电平变换。

输入信号IN、INB分别变为低电平、高电平时，晶体管M81、M83和晶体管M82、M84的作用变为和上述相反的动作。

输入信号IN的振幅变低时，N沟道MOS晶体管M81、M82的栅极/源极间电压变低，放电能力降低(M81、M82的漏极电流变小)，易发生错误动作。

并且，输入信号IN的振幅变低时，即使正常进行电平移位动作，若输出信号OUT、OUTB的变化变慢，也会过渡性地使晶体管M81和M83同时变为接通状态或者晶体管M82和M84同时变为接通状态，所以产生从电源VDD2到VSS的贯通电流(through current)，耗电增大。

在图10的构成中，为了在输入信号IN/INB的振幅较低时也正常进行电平移位动作，且实现电平移位动作的高速化，而在电平移位电路(M81、M82、M83、M84)上设置第1电流供给电路91及第2电流供给电路92。

第1电流供给电路91在输入信号IN从低电平(VSS)向高电平(VDD1)变换时动作。第2电流供给电路92在输入信号INB从低电平(VSS)向高电平(VDD1)变化时动作。

第1电流供给电路91具有：

P沟道MOS晶体管M85，源极与电源VDD2连接，漏极和栅极连接；

P沟道MOS晶体管M86，源极与电源VDD2连接，栅极与P沟道MOS晶体管M85的栅极连接，漏极与输出端子N73连接；

N沟道MOS晶体管M89，漏极连接到P沟道MOS晶体管M85的漏极，栅极连接到输入端子N71；和

N沟道MOS晶体管M90，漏极连接到N沟道MOS晶体管M89的源极，栅极连接到输出端子N74，源极连接到电源VSS。

第2电流供给电路92具有：

P沟道MOS晶体管M88，源极连接到电源VDD2，漏极和栅极连接；

P沟道MOS晶体管M87，源极连接到电源VDD2，栅极连接到P沟道MOS晶体管M88的栅极，漏极连接到输出端子N74

N沟道MOS晶体管M91，漏极连接到P沟道MOS晶体管M88的漏极，栅极连接到输入端子N72；和

N沟道MOS晶体管M92，漏极连接到N沟道MOS晶体管M91的源极，栅极连接到输出端子N73，源极连接到电源VSS。

作为初始状态，输入信号IN、INB分别是低电平(VSS)、高电平(VDD1)，输出信号OUT、OUTB分别是低电平(VSS)、高电平(VDD2)。晶体管M81、M82分别断开、接通，晶体管M83、M84分别接通、断开。说明从该初始状态开始输入信号IN、INB分别变为高电平(VDD1)、低电平(VSS)的情况。

输入信号IN、INB刚变化为高电平(VDD1)、低电平(VSS)后，晶体管M81、M82分别接通、断开。并且，输入信号IN、INB刚变化为高电平(VDD1)、低电平(VSS)后，输出信号OUT、OUTB变为低电平、高电平，晶体管M83、M84分别变为接通、断开。

在第1电流供给电路91中，向晶体管M89的栅极输入输入信号IN的高电平(VDD1)，向晶体管M90的栅极输入输出信号OUTB的高电平(VDD2)，而均变为接通，与晶体管M89的栅极电压(VDD1)和源极电压(VSS)间的电压对应的漏极电流被输入到电流镜(M85、M86)的晶体管M85。折返了电流镜的输入电流的输出电流(镜电流)从晶体管M86的漏极输出，使输出端子N73充电。晶体管M86的漏极电流(镜电流)成为使电流镜的输入电流放大的电流，提高输出端子N73的输出信号OUT的电位，断开晶体管M83。此外，电流镜的输出电流相对于输入电流的放大率(镜比)，在晶体管M85、M86的栅极长度相同的情况下，由晶体管M86相对于晶体管M85的栅极宽度的比率(大于1)确定。

另一方面，晶体管M81接通，降低连接了其漏极的输出端子N74的输出信号OUTB的电位，晶体管M84变为接通，完成电平移位。

输出信号OUTB的电位降低时，第1电流供给电路91的晶体管M90断开，第1电流供给电路91停止。因此，第1电流供给电路91在从初始状态开始刚变化后，迅速提高输出端子N73的电位，断开晶体管M83。因此，晶体管M81可迅速降低输出端子N74的输出信号OUTB的电位。因此，可正常且高速地进行电平移位动作。

第2电流供给电路92在输入信号INB从低电平向高电平变化时动作。初始状态下，输入信号IN、INB分别为高电平(VDD1)、低电平(VSS)，输出信号OUT、OUTB分别为高电平(VDD2)、低电平(VSS)。

晶体管M82、M81分别断开、接通，晶体管M84、M83分别接通、断开。说明从该状态开始输入信号IN、INB分别变为低电平(VSS)、高电平(VDD1)的情况。

输入信号IN、INB刚变为低电平(VSS)、高电平(VDD1)后，晶体管M81、M82分别断开、接通。并且，输入信号IN、INB刚变为低电平(VSS)、高电平(VDD1)后，输出信号OUT、OUTB变为高电平、低电平，晶体管M83、M84分别断开、接通。

在第2电流供给电路92中，向晶体管M91的栅极输入输入信号INB的高电平(VDD1)，向晶体管M92的栅极输入输出信号OUT的高电平(VDD2)，而均接通，与晶体管M91的栅极电压(VDD1)和源极电压(VSS)之间的电压对应的漏极电流输入到电流镜(M88、M87)的晶体管M88，折返了电流镜的输入电流的输出电流(镜电流)从晶体管M87的漏极输出，对输出端子N74进行充电。晶体管M87的漏极电流(镜电流)成为使电流镜的输入电流放大的电流，提高输出端子N74的输出信号OUT的电位，断开晶体管M84。此外，电流镜的输出电流相对于输入电流的放大率(镜比)，在晶体管M88、M87的栅极长度相同的情况下，由晶体管M87相对于晶体管M88的栅极宽度的比率(大于1)确定。

另一方面，晶体管M82接通，使连接了晶体管M82的漏极的输出端子N74的输出信号OUTB的电位降低到VSS侧，结果，晶体管M84变为接通，OUT提高到电源电压VDD2侧，完成电平移位。

并且，输出信号OUT的电位降低时，第2电流供给电路92的晶体管M92断开，第2电流供给电路92停止。因此，第2电流供给电路92在从初始状态开始刚变化后，迅速提高输出端子N74的电位，断开晶体管M84，因此，晶体管M82可迅速降低输出端子N73的输出信号OUT的电位。因此，可正常且高速地进行电平移位动作。

如上所述，图10的电平移位电路在输入信号的振幅较低时，也可高速进行向高振幅输出信号的电平变换。

并且根据图10的电路，因输出信号OUT、OUTB的变化较快，因此过渡性地使晶体管M81、M83同时接通或者使晶体管M82、M84同时接通的期间变短，可抑制贯通电流。

并且，作为多晶硅薄膜晶体管的液晶驱动用数据线驱动电路，专利文献2(JP特开2003-115758号公报)公开了以下技术：将低振幅(0V～3V)的影像数字信号电平变换为和显示元件的驱动对应的高振幅(0V～10V)的电压信号。图11是从专利文献2的图1引用的图。参照图11，具有：N沟道MOS晶体管MN1，连接在提供低振幅的输入信号IN的输入端子N61和端子N62之间，栅极接收信号XSMP；N沟道MOS晶体管MN2，源极连接到GND，栅极连接到端子N62；N沟道MOS晶体管MN3，源极连接到晶体管MN2的漏极，漏极连接到端子N63；P沟道MOS晶体管MP1，源极连接到10V电源，漏极连接到端子N63以及反相器(MN4、MP2)，连接在端子N63和输出端子N64之间，在10V电源和GND之间动作。在端子N62、N63上连接有可暂时保持端子电压的电容C1、C2。向晶体管MN3和MP1的栅极共同输入信号SMP。信号SMP、XSMP是高振幅(0V-10V)的采样控制信号，信号XSMP是信号SMP的互补信号。图11表示数据线驱动电路的采样电平变换部，向输入端子N61提供了低振幅的影像串行数据。首先，采样控制信号SMP是低(0V)、XSMP是高(10V)时，晶体管MN1变为接通，对输入到输入端子61的串行数据进行采样，由端子N62的电容C1保持高(3V)或低(0V)的低振幅的数据信号。此时，晶体管MP1、MP3接通、断开，端子N63被预充电为高(10V)，输出端子N64的信号OUT通过反相器(MN4、MP2)变为低(0V)。

接着，采样控制信号SMP变为高(10V)、XSMP变为低(0V)时，晶体管MN1断开，端子N62的电容C1保持的数据信号继续被保持。并且，晶体管MP1、MN3分别断开、接通。因晶体管MN3接通，所以端子N63的电压根据由端子N62的电容C1保持的数据信号而变化。即，端子N62的数据信号为高(3V)时，晶体管MN2接通，端子N63的电压从高(10V)变为低(0V)，由电容C保持。并且，端子N62的数据信号为低(0V)时，晶体管MN2断开，端子N63的电压保持高(10V)，由电容C2保持。另一方面，输出端子N64的电压是端子N63的反相器输出，因此变为端子N63的相反的逻辑值。即，从输出端子N64输出和端子N62的低振幅的数据信号相同的逻辑值的高振幅的数据信号。此外，在专利文献2中，其构成是，在图11的输出端子N64的后段连接高压电路的锁存电路(未图示)，在预定期间稳定地保持电平变换后的电压信号，并且将锁存的信号提供到解码器(DAC)(JP特开2003-115758号公报的图22)。

专利文献1：JP特开平2-188024号公报

专利文献2：JP特开2003-115758号公报

以下进行相关技术的分析。

如上所述，相关技术的电平移位电路适用于图9的数据驱动器的电平移位电路组803时，存在各种问题。

在图9的电平移位电路组803中，因具有将输出数和位数累计计算的个数的电平移位电路，所以减小每个电平移位电路的面积变得很重要。即，要求可将低振幅的位信号高速电平变换为高振幅的信号并且节省面积的电平移位电路。

并且，图9的电平移位电路组803向解码器电路组805提供输出信号。因此，各电平移位电路的输出端子连接到解码器电路的位信号线。在解码器电路的位信号线连接构成解码器电路的晶体管(开关晶体管)的栅极，电平移位电路组803的各电平移位电路要求高速驱动包括这些栅极电容、布线电容的负荷电容。

图10的构成中，每个电平移位电路由12个晶体管构成。第1、第2电流供给电路91、92用于输出端子N73、N74的充电，第1电流供给电路91为了提供高驱动能力的输出电流(M86的漏极电流)，必须通过电流镜(M85、M86)放大栅极接收低振幅的输入信号IN的晶体管M89的漏极电流。即，需要使晶体管M86的栅极宽度充分大于晶体管M85的栅极宽度。同样，第2电流供给电路92为了提供高驱动能力的输出电流(M87的漏极电流)，需要使晶体管M87的栅极宽度充分大于晶体管M88的栅极宽度。因此，存在图10的电平移位电路面积变大的问题。

图11的构成中，电平变换所需的晶体管数较少，但不具有在驱动数据线的1个数据期间内稳定保持的功能。即，在图11中，端子N62、N63的信号电压由电容C1、C2保持。但电容C1、C2的电容值因进行高速动作而无法成为较大的电容值。因此存在以下问题：在1个数据期间内通过电容C1、C2保持时，即使因噪声等而使电容C1、C2保持的电压变动，也无法恢复到变动前的电压。为在1个数据期间稳定保持电平变换后的电压信号，而在图11的后段设置锁存电路时，晶体管个数增加，面积增大。

发明内容

本发明的目的在于提供一种可将低振幅的数字信号迅速地电平变换为高振幅的电压信号、并且可在预定的期间内稳定保持电压变换后的电压信号的电平移位电路、及具有该电路移位电路的数据驱动器和显示装置。

并且，本发明在实现上述目的的同时，其目的还在于提供一种结构简易并节省面积的电平移位电路、及具有该电平移位电路的数据驱动器和显示装置。

根据本发明，提供一种电平移位电路，其具有：第1导电型的第1晶体管，连接在第1电源线和第1节点之间，该第1电源线与具有第1电源电压的第1电源连接；和第2导电型的第2及第3晶体管，串联连接在第2电源线和上述第1节点之间，该第2电源线与具有第2电源电压的第2电源连接，向上述第1及第2晶体管的栅极共同输入第1控制信号，在一方接通时另一方断开，向上述第3晶体管的栅极输入比上述第1电源和上述第2电源的电源振幅低振幅的输入数据信号，还具有：时钟反相器，连接在上述第1电源线和上述第2电源线之间，其输入和输出与上述第1节点和第1输出端子连接，通过第2控制信号控制为接通或断开；反相器，连接着上述第1电源线和上述第2电源线之间，其输入与上述第1输出端子连接；和开关，连接在上述第1节点和上述反相器的输出之间，通过第3控制信号控制为接通或断开。根据本发明，提供一种具有该电平移位电路的数据驱动器、具有该数据驱动器的显示装置。

根据本发明，可将低振幅的数字输入信号高速地电平变换为高振幅的电压信号，可稳定保持电平变换信号。并且根据本发明，可使结构简单化，并节省面积。

附图说明

图1是表示本发明的第1实施方式的构成的图。

图2是说明本发明的第1实施方式的动作的图。

图3是表示本发明的第2实施方式的构成的图。

图4是表示本发明的第1实施例的构成的图。

图5是表示时钟反相器的构成的图。

图6是表示本发明的第2实施例的构成的图。

图7是表示本发明的第3实施例的构成的图。

图8是表示显示装置的构成例的图。

图9是表示数据驱动器的构成的图。

图10是表示相关技术(专利文献1)的电平移位电路的图。

图11是表示相关技术(专利文献2)的电平移位电路的图。

图12是表示本发明的第4实施例的构成的图。

图13是表示图12的电平移位电路的动作例的时序图。

符号说明

1 输入端子

2 节点

3 输出端子

4 输出端子

5 节点

10 时钟反相器

20 反相器

50、100 电平移位电路

90 控制信号发生电路

91 第1电流供给电路

92 第2电流供给电路

801 移位寄存器

802 数据寄存器/锁存器

803 电平移位电路组

804 参照电压发生电路

805 解码器电路组

806 输出缓冲器组

940 电源电路

950 显示控制器

960 显示面板

961 扫描线

962 数据线

963 显示元件

964 像素开关

970 栅极驱动器

980 数据驱动器

具体实施方式

以下说明本发明的优选方式。在本发明的方式之一中，电平移位电路具有：连接在第1电源线E1和第1节点2之间的第1导电型的第1晶体管M1，该第1电源线E1与具有第1电源电压VE1的第1电源连接；和在第2电源线E2和上述第1节点2之间串联连接的第2导电型的第2及第3晶体管M2、M3，该第2电源线E2与具有第2电源电压VE2的第2电源连接。向第1晶体管M1的控制端子(栅极端子)和第2及第3晶体管M2、M3的一个控制端子(栅极端子)共同输入第1控制信号S1，而分别控制接通、断开。第2及第3晶体管M2、M3的另一个控制端子(栅极端子)与被输入比上述第1电源电压和上述第2电源电压的电源振幅低振幅的输入数据信号IN的输入端子1连接。还具有：时钟反相器10，连接在第1电源线E1和第2电源线E2之间，输入和输出分别与上述第1节点2和第1输出端子3连接，通过第2控制信号S2控制接通或断开；反相器20，连接在第1电源线E1和第2电源线E2之间，输入与第1输出端子3连接；和开关SW1，连接在第1节点2和反相器20的输出之间，通过第3控制信号S3控制接通或断开。根据上述构成的预充电方式的锁存型的电平移位电路，可将低振幅的数字输入数据信号IN高速地电平变换为高振幅的输出数据信号，可稳定保持电平变换信号。以下参照实施方式进行说明。

(实施方式1)

图1是表示本发明的第1实施方式的构成的图。参照图1，本实施例的电平移位电路具有：

高电位侧电源线E1和低电位侧电源线E2；

输入端子1，被提供低振幅的数字输入数据信号IN；

第1输出端子3，输出和输入数据信号IN相同逻辑值的高振幅的输出数据信号OUT；

第2输出端子4，输出和输出数据信号OUT互补(相反的逻辑值)的高振幅的输出数据信号OUTB

P沟道MOS晶体管M1，源极连接到电源线E1，漏极连接到节点2；

N沟道MOS晶体管M2，源极连接到电源线E2，栅极共同连接到P沟道MOS晶体管M1的栅极，提供控制信号S1；

N沟道MOS晶体管M3，漏极连接到节点2，源极连接到N沟道MOS晶体管M2的漏极，栅极连接到输入端子1；

时钟反相器10，输入连接到节点2，输出连接到第1输出端子3，通过控制信号S2和其互补信号S2B控制动作、停止；

反相器20，输入连接到第1输出端子3，输出连接到第2输出端子4；和

开关SW1，连接在节点2和第2输出端子4之间，通过控制信号S3控制接通、断开。

向电源线E1、E2分别提供电源电压VE1、VE2。时钟反相器10及反相器20被连接在电源线E1、E2之间。

控制信号发生电路90生成控制信号S1、S2、S2B、S3(电源电压VE1、VE2的振幅)。控制信号发生电路90根据低振幅的时钟clk和低振幅的时序信号ct1生成控制信号S1、S2、S2B、S3，电平变换为高振幅的控制信号并输出。

与输出端子3及4连接的Cp3、Cp4表示与输出端子3及4连接的电路的负荷电容。

图2是表示图1的电平移位电路的动作示例的时序图。图2中示出了图1的输入数据信号IN、输出数据信号OUT及OUTB、节点2的电压、控制信号S1、S2、S3的时序波形。图2中还示出了将输出数据信号OUT、OUTB输出的数据输出期间TD0到数据输出期间TD4的5个数据输出期间的各信号波形。控制信号S1、S2、S3是在各数据输出期间的切换前后逻辑值规则变化的信号，变化的时序以t0～t5表示。输入数据信号IN是由高电平的电压VE3(VE3＜VE1)、低电平的电压VE4(VE4≥VE2)构成的数字信号。在图2中，省略了控制信号S2的互补信号S2B。参照图1及图2说明电平移位电路的动作。

首先，在数据输出期间TD0中，设：

输入数据信号IN为低电平(VE4)，

输出数据信号OUT、OUTB分别是低电平(VE2)、高电平(VE1)，

节点2的电压是高电平(VE1)，

控制信号S1是高电平(VE1)，

控制信号S2、S3均是低电平(VE2)。

在从数据输出期间TD0切换到TD1前的时刻t0下，控制信号S2从低变为高(VE1)，时钟反相器10断开，节点2和第1输出端子3电切断。

在时刻t0后的时刻t1，控制信号S3从低变为高(VE1)，开关SW1断开，节点2和输出端子4电切断。

在时刻t1后的从时刻t2到t3的期间，控制信号S1为低(VE2)，pMOS晶体管M1接通，nMOS晶体管M2断开，节点2被预充电为高(VE1)。

在时刻t2和t3之间的预定时序(时刻ti1)下，与数据输出期间TD1对应的高电平(VE3)的输入数据信号IN被提供到输入端子1。此时，向晶体管M3的栅极施加高电平(VE3)的信号，晶体管M2断开，因此不进行接通动作。

在时刻t3，控制信号S1从低变为高(VE1)时，晶体管M1、M2分别断开、接通，晶体管M3也接通，节点2从高(VE1)降到低(VE2)。

在时刻t3后的时刻t4下，控制信号S2从高变为低(VE2)，重新开始时钟反相器10的动作。这样一来，向输出端子3输出与节点2相反的逻辑值的高(VE1)，向输出端子4输出和节点2相同逻辑值的低(VE2)。即，时刻t4是输出端子3及4的输出数据信号OUT、OUTB的数据值切换的时序(数据输出期间的切换)。

在时刻t4后的时刻t5下，控制信号变为低(VE2)，开关SW1接通。这样一来，节点2和输出端子4(均为低(VE2))电连接，反相器20的输出(输出端子4)反馈连接到时钟反相器10的输入(节点2)，因此输出端子3、4的输出数据信号OUT、OUTB分别稳定保持为高(VE1)、低(VE2)。

接着说明从数据输出期间TD1到TD2的切换动作。控制信号S1、S2、S3的控制在各数据输出期间的切换中相同。即，时刻t0下停止时钟反相器10，时刻t1下开关SW1断开，时刻t2～t3下，晶体管M1、M2分别接通、断开，节点2预充电为高(VE1)的动作在各数据输出期间是共同的。在时刻t2，节点2从低(VE2)变为高(VE1)，但此时因时钟反相器10停止，所以节点2的电压变化不会对输出端子3、4的输出数据信号OUT、OUTB造成影响。

在时刻t2和t3之间的预定时序(时刻ti2)下，和数据期间TD2对应的高电平VE3)的输入数据信号IN被持续提供到输入端子1。此时，晶体管M3因晶体管M2断开而不进行接通动作。

在时刻t3下，晶体管M1、M2分别断开、接通，晶体管M3也接通，节点2从高(VE1)再次降到低(VE2)。

在时刻t4下，重新开始时钟反相器10的动作。时刻t4是输出端子3及4的输出数据信号OUT、OUTB的数据切换的时序(数据输出期间的切换)，但输出端子3、4继续输出和数据输出期间TD1相同逻辑值的高(VE1)、低VE2)。

在时刻t5下，控制信号S3从高设定为低(VE2)，开关SW1接通，输出端子3、4的输出数据信号OUT、OUTB稳定保持。

接着说明数据期间TD2切换到TD3的动作。时刻t1～t3的控制信号S1、S2、S3的动作在上述各数据输出期间中共同，因此省略说明。

在时刻t2和t3间的预定的时序(时刻ti3)下，与数据输出期间TD3对应的低电平(VE4)的输入数据信号IN被提供到输入端子1。

在时刻t3下，晶体管M1、M2分别断开、接通，但因低电平(VE4)被施加到晶体管M3的栅极，所以晶体管M3断开。

在时刻t4下，重新开始时钟反相器10的动作。该时刻t4是输出端子3及4的输出数据信号OUT、OUTB的数据切换的时序(数据输出期间的切换)。根据节点2的逻辑值，从输出端子3、4分别输出低(VE2)、高(VE1)。

在时刻t5下，控制信号S3由高设定为低(VE2)，开关SW1接通，输出端子3、4的输出数据信号OUT、OUTB稳定保持。

接着说明从数据输出期间TD3切换到TD4的动作。时刻t1～t3的控制信号S1、S2、S3的动作在各数据输出期间共同，因此省略说明。

在时刻t2和t3间的预定时序(时刻ti4)下，和数据输出期间TD4对应的低电平(VE4)的输入数据信号IN被提供到输入端子1。

在时刻t3下，晶体管M1、M2分别断开、接通，但低电平(VE4)被施加到晶体管M3的栅极，所以晶体管M3断开，栅极2保持高(VE1)。

在时刻t4下，重新开始时钟反相器10的动作，输出端子3、4接着数据输出期间TD3，分别输出低(VE2)、高(VE1)。

在时刻t5下，控制信号S3由高设定为低(VE2)，开关SW1接通，输出端子3、4的输出数据信号OUT、OUTB稳定保持。

数据输出期间TD0～TD4包括输入数据信号IN及输出数据信号OUT的所有变化。即，对于低振幅的输入数据信号IN从低到高的变化、高与高的连续、从高到低的变化、低与低的连续的各种数据转换，在各数据输出期间的切换时序(时刻t4)下，和对应的输入数据信号IN相同的逻辑值的高振幅的输出数据OUT被切实输出。

此外，关于使控制信号S 1、S2、S3的逻辑值变化的时刻，t0～t1间、t1～t2间、t2～t3间、t4～t5间的各期间(time interval，时间间隔)，因晶体管M1、开关SW1、时钟反相器10各自通过高振幅的控制信号迅速地被动作控制，因此可设定为十分短的期间。另一方面，t3～t4间的期间(time interval)中，从节点2的高(VE1)到低(VE2)的变化时间取决于栅极接收低振幅的高(VE3)信号的晶体管M3的电流驱动能力。因此，需要考虑晶体管M3的电流驱动能力，设定为节点2从高(VE1)到低(VE2)的变化完成的时序。

(动作速度)

接着说明图1所示的本实施方式的电平移位电路的动作速度。如上所述，节点2的高(VE1)到低(VE2)的变化时间(下降时间)取决于晶体管M3的电流驱动能力。对节点2充电的晶体管M1和控制节点2的放电的晶体管M2，在一个接通时，另一个断开，在经由节点2的电源E1、E2间的电流路径中不产生贯通电流。因此，节点2可不受贯通电流干扰，较快速地从高(VE1)变化为低(VE2)。

对于输出端子3的输出数据信号OUT，因在节点2的电压变化完成的时刻t4开始时钟反相器10的反转动作，因此输出数据信号OUT在时刻t4开始后，高速变化为和节点2相反的逻辑值。同样，输出端子4的输出数据信号OUTB也追随输出数据信号OUT的变化，高速变为和节点2相同的逻辑值。

在输出端子3、4连接有负荷电容Cp3、Cp4。输出端子3由接收节点2的高振幅的电压信号而动作的时钟反相器10驱动，输出端子4由接收输出端子3的高振幅的电压信号而动作的反相器20驱动。因此，负荷电容Cp3、Cp4被高速驱动为高振幅的电压信号。即，图1的电平移位电路适于高速动作。

说明图1的电平移位电路的消耗电流。如上所述，在经由节点2的电源E1、E2间的电流路径(晶体管M1、M2、M3的电流路径)中不产生贯通电流。并且，时钟反相器10和反相器20分别在节点2及输出端子3的电压变化较快，因此基本不流入贯通电流。因此，图1的电平移位电路的消耗电流可抑制得非常小。

(输出稳定性)

接着说明图1所示的本实施方式的电平移位电路的输出稳定性。从数据输出期间切换后的时刻t5到下一数据输出期间切换前的时刻t0为止，控制信号S3为低(VE2)，开关SW1接通，反相器20的输出(输出端子4)反馈连接到时钟反相器10的输入(节点2)，因此输出端子3、4的输出数据信号OUT、OUTB稳定保持。

另一方面，如图2的数据输出期间TD2到TD3的切换、或TD3到TD4的数据输出期间的切换那样，要在下一数据输出期间输出低(VE2)的输出数据信号OUT时，在时序t2～t3之间，由晶体管M1预充电的节点2的高电平(VE1)由与节点2连接的晶体管的寄生电容(例如栅极与节点2连接的时钟反相器的晶体管的栅极电容等)保持。但是，t2～t3间的期间十分短，所以节点2受到因噪声的等影响而形成的电压变动的可能性较小。

并且，输出端子3的电压在时钟反相器10停止的t0～t4期间，由负荷电容Cp3保持。图1的电平移位电路驱动显示用数据驱动器的解码器时，负荷电容Cp3相当于解码器的位线的负荷电容，因此可充分稳定地保持输出端子3的电压。

如上所述，在数据输出期间的切换中，存在部分节点的电压通过寄生电容暂时保持的期间，但该期间相对一个数据期间是十分短的时间，产生噪声等影响造成的电压变动的可能性较小。一个数据输出期间的大部分时间，在确定了节点2的高或低电平后，通过反相器20的输出(输出端子4)反馈连接到时钟反相器10的输入(节点2)，而稳定地保持电压电平。

接着说明输入数据信号IN被提供到输入端子1的时序。输入数据信号IN被提供到输入端子1的该时序如图2所示，优选在t2～t3间的期间内。但也可根据需要设定在t3～t4间的期间内。此时，该时序设定为，节点2的逻辑值的变化到时刻t4为止结束。此外，该时序比时刻t2靠前时，出现电源E1、E2之间产生贯通电流的情况。并且，该时序是t4～t5间时，数据输出期间的切换时序从高到低的变化通过控制信号S2控制为时刻t4，而从低到高的变化与输入数据信号IN被提供到输入端子1的时序对应。所以，该时序为t4～t5间时，相对于食醋户数据信号的从高到低、从低到高的各变化，难于进行数据输出期间切换的统一控制。

(实施方式2)

图3是表示本发明的第2实施方式的构成的图。参照图2，本实施方式的电平移位电路替换了图1的N沟道MOS晶体管M2、M3的连接位置。其他构成和图1相同。控制信号S1、S2、S2B、S3使用和参照图1、图2说明的信号相同的控制信号。在图3中，未图示图1的控制信号发生电路90。

图3的电平移位电路的输入数据信号IN、输出数据信号OUT及OUTB、节点2的电压、控制信号S1、S2、S3的时序图和图2相同。即使替换晶体管M2、M3的连接顺序，输入数据信号IN和控制信号S1均不是高电平时，节点2和电源E2之间也不导通，因此节点2、输出端子3、4的电压波形和图2相同。因此，具有和图1的电平移位电路相同的性能。

(实施例1)

图4是表示构成图1的第1实施方式的具体例的一个实施例的结构的图。参照图4，在本实施例中，图1的开关SW1由P沟道MOS晶体管构成，其连接在节点3和输出端子4之间，栅极被输入了控制信号S3。反馈控制开关(SW1)仅由P沟道MOS晶体管开关构成时，输出端子4为低(VE2)时，无法向节点2从低电平(VE2)直到P沟道MOS晶体管开关的阈值电压|Vtp|(绝对值)的高电压为止进行传送。但在本发明中，节点2为低电平(VE2)时，输入数据信号IN为高(VE3)，控制信号S1也为高(VE1)，节点2经由N沟道MOS晶体管M2、M3与电源E2导通。因此，即使反馈控制开关(SW1)由P沟道MOS晶体管构成时，也稳定保持节点2的低电平(VE2)。并且，作为反馈控制开关(SW1)，不是CMOS开关(Nch及P沟道MOS晶体管)结构，从而减少了晶体管个数，有利于节省面积。此外，图3的开关SW1也同样可仅由P沟道MOS晶体管开关构成。

图5(A)、图5(B)、图5(C)是表示图1、图3及图4的时钟反相器10的构成例的图。

图5(A)的时钟反相器10的构成是，在节点2和输出端子3之间以串联方式连接了CMOS反相器(M11、M12)和CMOS开关(P沟道MOS晶体管M13、N沟道MOS晶体管M14)。控制信号S2输入到P沟道MOS晶体管M13的栅极，控制信号S2的互补信号S2B输入到N沟道MOS晶体管M14的栅极。此外，控制信号S2的高或低与图2的时序图对应。图5(A)的时钟反相器10在取决于晶体管M3的电流驱动能力的节点2的电压变化较缓和时(下降缓和时)，反相器(M11、M12)的电压变化也变得缓和，贯通电流过渡性地流到反相器(M11、M12)。因此，可在节点2的电压变化足够快的条件下使用。

图5(B)的时钟反相器10的构成是，构成CMOS反相器的P沟道MOS晶体管M11和N沟道MOS晶体管M12各自的漏极共同连接到输出端子3，各自的栅极共同连接到节点2，构成CMOS开关的P沟道MOS晶体管M13和N沟道MOS晶体管M14的各自的源极连接到电源E1和电源E2，各自的漏极连接到晶体管M11、M12各自的源极。控制信号S2输入到P沟道MOS晶体管M13的栅极，控制信号S2的互补信号S2B输入到N沟道MOS晶体管M14的栅极。此外，控制信号S2的高或低与图2的时序图对应。

图5(B)的时钟反相器10在取决于晶体管M3的电流驱动能力的节点2的电压变化较缓和时，直到电压变化完成为止，通过控制信号S2断开晶体管M13、M14，从而可防止取决于节点2的电压变化速度的贯通电流。另一方面，在图5(B)的时钟反相器10中，存在因CMOS反相器的晶体管的寄生电容而产生贯通电流的情况。具体而言，输出数据信号OUT从高(VE1)切换为低(VE2)时(图2的TD2到TD3的数据输出期间切换时)，在期间t3～t5中，节点2的高电平(VE1)通过寄生电容保持。在时刻t4下，控制信号S2变为低(因此S2B变为高)，晶体管M13、M14变为接通，输出数据信号OUT从高(VE1)急速变为低(VE2)时，通过构成CMOS反相器的晶体管M11、M12的漏极/栅极间的寄生电容Ggd引起的电容性耦合，存在节点2的电位略微降低的情况。节点2通过寄生电容保持，因此无法恢复到原来的电位(VE1)，出现发生贯通电流的情况。

但是，期间t4～t5被设定为非常短的时间，因此贯通电流的发生时间非常短。并且为了减小晶体管M11、M12的寄生电容，可将CMOS反相器(M11、M12)的尺寸设定较小，从而可抑制贯通电流。

图5(C)的时钟反相器10的构成是，构成CMOS反相器的P沟道MOS晶体管M11和N沟道MOS晶体管M12各自的源极连接到电源E1、E2，各自的栅极共同连接到节点2，构成CMOS开关的P沟道MOS晶体管M13和N沟道MOS晶体管M14各自的源极连接到晶体管M11、M12的各自的漏极，各自的漏极共同连接到输出端子3。控制信号S2输入到P沟道MOS晶体管M13的栅极，S2的互补信号S2B输入到N沟道MOS晶体管M14的栅极。此外，控制信号S2的高或低和图2的时序图对应。

图5(C)的时钟反相器10在取决于晶体管M3的电流驱动能力的节点2的电压变化缓和时，直到电压变化完成为止，通过控制信号S2使晶体管M13、M14断开，从而可防止取决于节点2的电压变化速度的贯通电流。并且，反相器(M11、M12)的栅极/漏极间的寄生电容Cgd是通过晶体管开关M13、M14从输出端子3分离的构成，因此即使输出端子3的输出数据信号OUT急速变化，也基本不会产生电容性耦合造成的对节点2的影响。

如上所述，图1、图3及图4的时钟反相器10最优选是图5(C)的构成，但根据条件不同，也可适用图5(A)、图5(B)的构成。

(实施例2)

图6是表示构成图1的实施方式的具体例的一个实施例的构成的图。参照图6，在本实施例中，在具有多个(X个)图1的电平移位电路的构成中，由多个(X个)电平移位电路共享1个N沟道MOS晶体管M2。在图6中，将去除了图1的N沟道MOS晶体管M2的电平移位电路设为电路50。

控制信号S1、S2、S2B、S3可由多个(X个)电路50共用。输入信号(IN_1～IN_X)及输出信号(OUT_1～OUT_X、OUTB_1～OUTB_X)按照各电路50分别设置。此外，图6的控制信号S1、S2、S2B、S3和输入数据信号IN_1～IN_X、输出数据信号OUT_1、OUTB_1～OUT_X、OUTB_X分别是图2所示的控制信号S1、S2、S2B、S3、IN、OUT、OUT_B的时序波形。通过图6的构成，可减小晶体管个数，并节省面积。

图1、图3、图4、图6的电平移位电路在输入数字数据信号是非常低的振幅时，也可快速变换为高振幅的数据信号，可由较少的晶体管构成，贯通电流也非常小。

(实施例3)

图7是本发明的第3实施例的数据驱动器。图7的数据驱动器在图9的数据驱动器的电平移位电路组803中具有多个参照图1至图5说明的本实施例的电平移位电路100。并且，数据驱动器具有图1的控制信号发生电路90。其他各块及功能和图9一样。

作为图7的电平移位电路组803，也可适用图6的实施例2的构成。

控制信号发生电路90可由以下电路构成：逻辑电路(未图示)，根据低振幅的时钟clk和低振幅的时序信号ct1生成低振幅的控制信号；和多个电平移位电路(未图示)，将由逻辑电路输出的低振幅的控制信号分别电平变换为高振幅的多个控制信号(S1、S2、S2B、S3)。控制信号发生电路90内的多个电平移位电路不使用控制信号，是根据输入信号高速进行电平变换动作的电平移位电路，晶体管个数也可略有增加。控制信号发生电路90内的电平移位电路例如也可使用图10的电平移位电路等。控制信号发生电路90可通过电平移位电路组803的所有或多个电平移位电路共享，因此即使晶体管个数略有增加，也不会影响数据驱动器的面积。

电平移位电路组803的各电平移位电路仅增加一个晶体管，则电平移位电路组803整体上就会增加输出数和位数的累计个数的晶体管。因此，各电平移位电路的晶体管个数即使只减少一个，最实现面积的节省上也很重要。

上述实施方式或实施例(图1、图3、图4、图6)的电平移位电路由较少的晶体管数构成，数据驱动器也可节省面积地构成。

在图1至图4、图6中，表示了将低振幅的数字输入数据信号IN的高电平(VE3)电平变换为高振幅(高电位)的输出数据信号OUT的高电平(VE1)的实施例，但也可以容易地应用于将低振幅的数字输入数据信号IN的低电平变换为高振幅(低电位)的输出数据信号OUT的低电平的构成。图12的构成是，在图4中改变MOS晶体管M1、M2、M3、SW1的导电型，将Pch变换为Nch、将Nch变换为Pch。并且，图4的电源线E1、E2成为E1R、E2R，控制信号S1、S2、S2B、S3分别成为S1R、S2BR、S2R、S3R。到时钟反相器10的控制信号，在图4的SW2、S2B的输入端输入图12的S2BR、S2R。数据信号IN的电压电平成为VE3R、VE4R，电源E1R、E2R分别提供电压电平VE1R、VE2R。电平电压的大小关系是VE2R≥VE4R＞VE3R＞VE1R，与图4的E1＞E3＞E4≥E2的大小关系相比，电位相反。

图13是表示图12的电平移位电路的动作例的时序图。图13中示出图12的输入数据信号IN、输出数据信号OUT及OUTB、节点2的电压、控制信号S1R、S2R、S3R的时序波形(省略S2R的互补信号S2BR)。在图13中，控制信号S1R、S2R、S3R是图2的控制信号S 1、S2、S3的互补信号(反相信号)，信号IN、OUT、OUTB、节点2的波形也是图2的互补信号。晶体管M1、M2、SW1接通或断开的时序、时钟反相器10动作或停止的时序，和图2相同。

在图12的电平移位电路中，通过图13的时序控制，实现了将输入数据信号IN的低电平(VE3R)电平变换为高振幅(低电位)的输出数据信号OUT的低电平(VE1R)的构成。

此外，将上述专利文献1、2的公开内容通过引用加入到本说明书中。在本发明的所有公开(包括权利要求)的框架内，可进一步根据其基本技术思想进行实施方式或实施例的变更、调整。并且，在本发明的权利要求范围框架内，可进行各种公开要素的多种组合或选择。即，本发明当然包括本领域技术人员根据包括权利要求范围在内的所有公开、技术思想可获得的各种变形、修正。

Claims (13)

1.一种电平移位电路，其特征在于，

具有：输入端子；

第1输出端子；

第1节点；

第1电源线，与具有第1电源电压的第1电源连接；

第2电源线，与具有第2电源电压的第2电源连接；

第1导电型的第1晶体管，连接在上述第1电源线和上述第1节点之间；和

第2导电型的第2及第3晶体管，串联连接在上述第2电源线和上述第1节点之间，

向上述第1及第2晶体管的控制端子共同输入第1控制信号，而互补地控制为接通或断开，

上述第3晶体管的控制端子与被输入比上述第1电源电压和上述第2电源电压的电源振幅低振幅的输入数据信号的上述输入端子连接，

上述电平移位电路还具有：

时钟反相器，设置在上述第1电源线和上述第2电源线之间，并连接在上述第1节点和上述第1输出端子之间，通过第2控制信号控制为接通或断开；

反相器，设置在上述第1电源线和上述第2电源线之间，其输入与上述第1输出端子连接；和

开关，连接在上述第1节点和上述反相器的输出之间，通过第3控制信号控制为接通或断开，

相对于一个或多个上述电平移位电路，还设有生成并提供上述第1至第3控制信号的一个控制信号发生电路，

上述控制信号发生电路，

在第1时序，通过上述第2控制信号使上述时钟反相器为非激活状态，

在之后的第2时序，通过上述第3控制信号断开上述开关，

在之后的第3时序，通过上述第1控制信号接通上述第1晶体管，将上述第1节点设置为上述第1电源电压，

在之后的第4时序，通过上述第1控制信号断开上述第1晶体管，

在之后的第5时序，通过上述第2控制信号使上述时钟反相器为激活状态，将反转了上述第1节点后而得到的信号从上述第1输出端子输出，

在之后的第6时序，通过上述第3控制信号接通上述开关，上述第1节点和上述反相器的输出导通，

上述第1至第4时序均在数据输出切换时序之前，

上述第5时序和上述数据输出切换时序对应，

上述第6时序在上述数据输出切换时序之后。

2.根据权利要求1所述的电平移位电路，其特征在于，上述输入数据信号在上述第3时序和上述第4时序之间的预定时序被输入。

3.根据权利要求1所述的电平移位电路，其特征在于，

具有第2输出端子，

上述反相器的输出与上述第2输出端子连接。

4.根据权利要求1所述的电平移位电路，其特征在于，

上述时钟反相器具有串联连接在上述第1电源线和上述第2电源线之间的、第1导电型的第4及第5晶体管和第2导电型的第6及第7晶体管，

上述第4及第7晶体管的控制端子与上述第1节点连接，

向上述第5及第6晶体管的控制端子分别输入上述第2控制信号和上述第2控制信号的互补信号，

上述第5及第6晶体管的连接点与上述第1输出端子连接。

5.根据权利要求1所述的电平移位电路，其特征在于，

上述时钟反相器具有CMOS反相器，其包括串联连接的第1导电型的第4晶体管和第2导电型的第5晶体管，

上述第4及第5晶体管的控制端子与上述第1节点连接，

上述第4及第5晶体管的连接点与上述第1输出端子连接，

上述时钟反相器还具有：

第1导电型的第6晶体管，连接在上述CMOS反相器的上述第4晶体管和上述第1电源线之间，在控制端子接收上述第2控制信号；和

第2导电型的第7晶体管，连接在上述CMOS反相器的上述第5晶体管和上述第2电源线之间，在控制端子接收上述第2控制信号的互补信号。

6.根据权利要求1所述的电平移位电路，其特征在于，

上述时钟反相器具有连接在上述第1节点和上述第1输出端子之间的CMOS反相器和CMOS开关，

上述CMOS反相器连接在上述第1电源线和上述第2电源线之间，

上述CMOS开关通过上述第2控制信号和上述第2控制信号的互补信号控制接通/断开。

7.根据权利要求1所述的电平移位电路，其特征在于，上述第2晶体管与上述第2电源线连接，上述第3晶体管与上述第1节点连接。

8.根据权利要求1所述的电平移位电路，其特征在于，上述第3晶体管与上述第2电源线连接，上述第2晶体管与上述第1节点连接。

9.根据权利要求7所述的电平移位电路，其中，相对于多个上述电平移位电路，共同地具有一个上述第2晶体管。

10.一种数据驱动器，其特征在于，

具有：电平移位电路，输入影像信号作为输入数据信号，进行电平移位并输出；

解码器电路，对上述电平移位电路的输出数据信号进行解码，从多个参照电压中选择并输出对应的参照电压；和

输出缓存器电路，接收来自上述解码器电路的输出电压，并驱动连接显示元件的信号线，

上述电平移位电路由权利要求1所述的电平移位电路构成，

相对于一个或多个上述电平移位电路，设有生成并提供上述第1至第3控制信号的控制信号发生电路，

上述控制信号发生电路，

在第1时序，通过上述第2控制信号使上述时钟反相器为非激活状态，

在之后的第2时序，通过上述第3控制信号断开上述开关，

在之后的第3时序，通过上述第1控制信号接通上述第1晶体管，将上述第1节点设置为上述第1电源电压，

在之后的第4时序，通过上述第1控制信号断开上述第1晶体管，

在之后的第5时序，通过上述第2控制信号使上述时钟反相器为激活状态，将反转了上述第1节点后而得到的信号从上述第1输出端子输出，

在之后的第6时序，通过上述第3控制信号接通上述开关，上述第1节点和上述反相器的输出导通，

上述第1至第4时序均在数据输出切换时序之前，

上述第5时序和上述数据输出切换时序对应，

上述第6时序在上述数据输出切换时序之后。

11.根据权利要求10所述的数据驱动器，其中，

具有多个上述电平移位电路，

相对于多个上述电平移位电路，共同具有一个上述第2晶体管。

12.根据权利要求10所述的数据驱动器，其中，上述显示元件包括液晶或有机发光二极管。

13.一种显示装置，具有权利要求10所述的上述数据驱动器。