JP3425926B2

JP3425926B2 - 出力回路

Info

Publication number: JP3425926B2
Application number: JP2000123866A
Authority: JP
Inventors: 明二俣
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 2000-04-25
Filing date: 2000-04-25
Publication date: 2003-07-14
Anticipated expiration: 2020-04-25
Also published as: JP2001306037A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号の出力回路に
関し、特にマイクロコンピュータなどに内蔵され、ＬＣ
Ｄ（液晶表示）駆動信号などを出力するための出力回路
に関する。

【０００２】

【従来の技術】従来、特許第２７５１６８０号公報に記
載されたＬＣＤ駆動回路が知られている。図９は、従来
例の出力回路の構成図である。従来例の出力回路は、ト
ランジスタ７１、７２、７３、７４と、ＬＣＤ駆動タイ
ミング生成回路７５と、スリーステート出力バッファ７
０とから構成されている。スリーステート出力バッファ
７０は出力選択信号を受け、出力選択信号が論理（Ｌ）
レベルのとき能動状態となり、図示していない内部回路
からのデータ信号を受けて出力端子９に出力し、出力選
択信号が論理（Ｈ）レベルのとき出力がオフ制御され、
ハイインピーダンス状態となる。また、ＬＣＤ駆動タイ
ミング生成回路７５は出力選択信号を受け、出力選択信
号が論理（Ｈ）レベルのとき能動状態となり、セグメン
トデータと生成したタイミングとに基づきトランジスタ
７１、７２、７３、７４をオンオフ制御させ、図示して
いない電源から生成した４種類のＬＣＤ駆動電圧ＶＬＣ
０、ＶＬＣ１、ＶＬＣ２、ＶＬＣ３をＬＣＤ駆動信号と
して出力端子９に出力し、出力選択信号が論理（Ｌ）レ
ベルのときトランジスタ７１、７２、７３、７４を全て
オフ制御する。以上のように、出力選択信号を制御する
ことにより、マイクロコンピュータが備える１つの出力
端子を兼用して、ＬＣＤ駆動信号とＣＭＯＳレベルのデ
ータ信号とを切換えて出力できるようにしていた。

【０００３】

【発明が解決しようとする課題】しかしながら、近年、
半導体デバイスの電源電圧、ＬＣＤパネルの駆動信号レ
ベルなどが多様化し、マイクロコンピュータから出力さ
れるＬＣＤ駆動信号の電圧レベルとＣＭＯＳデータ信号
の電圧レベルとの高低関係の逆転も起こるようになっ
た。従来例の出力回路において、スリーステート出力バ
ッファ７０及びＬＣＤ駆動タイミング生成回路７５の電
源電圧はＶＤＤであり、４種類のＬＣＤ駆動電圧である
ＶＬＣ０、ＶＬＣ１、ＶＬＣ２及びＶＬＣ３のうち最高
電圧であるＶＬＣ０がＶＤＤ以下であるときは問題ない
が、ＶＬＣ０がＶＤＤを超えるような動作条件になる
と、トランジスタ７１のゲートには最高でもＬＣＤ駆動
タイミング生成回路７５の電源電圧であるＶＤＤレベル
までしか印加されないため、ＬＣＤ駆動タイミング生成
回路７５はトランジスタ７１をオフ制御することができ
なくなり、従って出力選択信号が論理（Ｌ）レベルのと
きでもＬＣＤ駆動信号が出力端子９に出力されてしま
い、ＣＭＯＳレベルのデータ信号を出力端子９に正常に
出力することができなくなるという問題があった。

【０００４】本発明は、かかる問題点に鑑みてなされた
ものであって、異なる電圧レベルの複数の信号を、それ
ぞれの電圧レベルの高低関係によらず、兼用端子から切
換出力することができる出力回路を提供することにあ
る。

【０００５】

【課題を解決するための手段】本発明の出力回路は、デ
ータ信号を出力端子に出力するスリーステート出力バッ
ファと、ＬＣＤ駆動信号を出力するＬＣＤ駆動信号回路
と、前記ＬＣＤ駆動信号回路の出力端と前記出力端子と
の間に接続されたスイッチ回路とを備え、出力選択信号
により前記データ信号と前記ＬＣＤ駆動信号とを切換え
て前記出力端子に出力する出力回路であって、前記スリ
ーステート出力バッファは、高電位側電源と前記出力端
子との間に導電路が直列接続された２つのトランジスタ
を含み、前記スリーステート出力バッファは、前記スリ
ーステート出力バッファが含む前記トランジスタのう
ち、前記出力端子に接続された方の前記トランジスタを
オンオフ制御するバイアス回路を備え、前記スリーステ
ート出力バッファが含む前記トランジスタのうち、前記
高電位側電源に接続された方の前記トランジスタは、前
記高電位側電源の電圧によりオフ制御され、前記出力端
子に接続された方の前記トランジスタは、前記ＬＣＤ駆
動信号の最高電圧によりオフ制御され、前記スイッチ回
路は、前記ＬＣＤ駆動信号回路の前記出力端と前記出力
端子との間に導電路が直列接続された２つのトランジス
タを含み、前記スイッチ回路は、前記スイッチ回路が含
む前記トランジスタのうち、前記ＬＣＤ駆動信号回路の
前記出力端に接続された方の前記トランジスタをオンオ
フ制御するバイアス回路を備え、前記スイッチ回路が含
む前記トランジスタのうち、前記出力端子に接続された
方の前記トランジスタは、前記高電位側電源の電圧によ
りオフ制御され、前記ＬＣＤ駆動信号回路の前記出力端
に接続された方の前記トランジスタは、前記ＬＣＤ駆動
信号の最高電圧によりオフ制御されることを特徴とす
る。

【０００６】

【０００７】

【０００８】また、第１のデータ信号を出力端子に出力
するスリーステート出力バッファと、第２のデータ信号
を出力する出力バッファと、前記出力バッファの出力端
と前記出力端子との間に接続されたスイッチ回路とを備
え、出力選択信号により前記第１のデータ信号と前記第
２のデータ信号とを切換えて前記出力端子に出力する出
力回路であって、前記スリーステート出力バッファは、
高電位側電源と前記出力端子との間に導電路が直列接続
された２つのトランジスタを含み、前記スリーステート
出力バッファは、前記スリーステート出力バッファが含
む前記トランジスタのうち、前記出力端子に接続された
方の前記トランジスタをオンオフ制御するバイアス回路
を備え、前記スリーステート出力バッファが含む前記ト
ランジスタのうち、前記高電位側電源に接続された方の
前記トランジスタは、前記高電位側電源の電圧によりオ
フ制御され、前記出力端子に接続された方の前記トラン
ジスタは、前記第２のデータ信号の最高電圧によりオフ
制御され、前記スイッチ回路は、前記出力バッファの前
記出力端と前記出力端子との間に導電路が直列接続され
た２つのトランジスタを含み、前記スイッチ回路は、前
記スイッチ回路が含む前記トランジスタのうち、前記出
力バッファの前記出力端に接続された方の前記トランジ
スタをオンオフ制御するバイアス回路を備え、前記スイ
ッチ回路が含む前記トランジスタのうち、前記出力端子
に接続された方の前記トランジスタは、前記高電位側電
源の電圧によりオフ制御され、前記出力バッファの前記
出力端に接続された方の前記トランジスタは、前記第２
のデータ信号の最高電圧によりオフ制御されることを特
徴とする。

【０００９】

【００１０】

【００１１】

【発明の実施の形態】次に、本発明の実施の形態の出力
回路の構成を図面を参照して説明する。図１は、本発明
の第１の実施の形態の出力回路の構成図である。図１に
示すように、本発明の第１の実施の形態の出力回路は、
スリーステート出力バッファ１０と、スイッチ回路２０
と、ＬＣＤ駆動信号回路３０と、出力端子９とを備えて
いる。

【００１２】スリーステート出力バッファ１０は、Ｐチ
ャネルＭＯＳトランジスタ１及び２と、ＮチャネルＭＯ
Ｓトランジスタ３と、バイアス回路４と、ＮＡＮＤゲー
ト５と、ＮＯＲゲート６と、インバータ７とを備え、図
示していない内部回路からのデータ信号を出力端子９に
出力する。

【００１３】ＮＡＮＤゲート５の第１入力端とＮＯＲゲ
ート６の第１入力端とは互いに接続され図示していない
内部回路からのデータ信号が入力され、インバータ７の
出力端はＮＡＮＤゲート５の第２入力端に接続され、イ
ンバータ７の入力端とＮＯＲゲート６の第２入力端とは
互いに接続され出力選択信号が入力される。

【００１４】トランジスタ１のゲート端はＮＡＮＤゲー
ト５の出力端に接続され、トランジスタ１のソース端は
高電位側電源ＶＤＤに接続され、トランジスタ１のバッ
クゲート端はトランジスタ１のソース端に接続され、ト
ランジスタ１のドレイン端はトランジスタ２のドレイン
端に接続され、トランジスタ２のゲート端はバイアス回
路４の出力端４Ｂに接続され、バイアス回路４の入力端
４ＡはＮＡＮＤゲート５の出力端に接続され、トランジ
スタ２のソース端は出力端子９に接続され、トランジス
タ２のバックゲート端はトランジスタ２のソース端に接
続され、トランジスタ１のソースドレイン導電路とトラ
ンジスタ２のソースドレイン導電路とが直列に接続され
ている。

【００１５】トランジスタ３のゲート端はＮＯＲゲート
６の出力端に接続され、トランジスタ３のソース端は低
電位側電源ＶＳＳに接続され、トランジスタ３のバック
ゲート端はトランジスタ３のソース端に接続され、トラ
ンジスタ３のドレイン端は出力端子９に接続されてい
る。

【００１６】ＬＣＤ駆動信号回路３０は、ＬＣＤ駆動タ
イミング生成回路２５と、トランジスタ２１、２２、２
３及び２４とを備え、ＬＣＤ駆動タイミング生成回路２
５はセグメントデータと生成したタイミングとに基づき
トランジスタ２１、２２、２３、２４をオンオフ制御さ
せ、出力端から図示していないＬＣＤ用電源から生成し
た４種類のＬＣＤ駆動電圧であるＶＬＣ０、ＶＬＣ１、
ＶＬＣ２、ＶＬＣ３をＬＣＤ駆動信号として出力する。
ここで、ＶＬＣ０は最高電圧であってＬＣＤ用電源の電
圧レベルであり、ＶＬＣ３は最低電圧であって低電位側
電源ＶＳＳレベルに等しく、ＶＬＣ１はＶＬＣ０の３分
の２の電圧レベルであり、ＶＬＣ２はＶＬＣ０の３分の
１の電圧レベルである。

【００１７】スイッチ回路２０は、ＮチャネルＭＯＳト
ランジスタ１１と、ＰチャネルＭＯＳトランジスタ１２
及び１３と、バイアス回路１４と、インバータ１５とを
備えている。

【００１８】トランジスタ１１のゲート端とインバータ
１５の入力端とは互いに接続され出力選択信号が入力さ
れ、トランジスタ１１のバックゲート端は低電位側電源
ＶＳＳに接続され、トランジスタ１１のドレイン端とト
ランジスタ１２のソース端及びバックゲート端とは互い
に接続されスイッチ回路２０の一端としてＬＣＤ駆動信
号回路３０に出力端に接続され、ＬＣＤ駆動信号回路３
０から出力されたＬＣＤ駆動信号が入力され、トランジ
スタ１１のソース端と、トランジスタ１３のソース端及
びバックゲート端とは互いに接続されスイッチ回路２０
の他端として出力端子９に接続され、トランジスタ１３
のドレイン端はトランジスタ１２のドレイン端に接続さ
れ、トランジスタ１２のゲート端はバイアス回路１４の
出力端１４Ｂに接続され、バイアス回路１４の入力端１
４Ａはインバータ１５の出力端に接続され、トランジス
タ１３のゲート端はインバータ１５の出力端に接続さ
れ、トランジスタ１２のソースドレイン導電路とトラン
ジスタ１３のソースドレイン導電路とが直列に接続され
ている。

【００１９】バイアス回路４は、第１例として、図２
（ａ）に示すように、レベルシフタ４Ｃからなり、入力
端４ＡにＮＡＮＤゲート５の論理（Ｈ）レベルの出力電
圧が入力されたとき出力端４ＢからＶＬＣ０レベルのレ
ベルシフト電圧を出力し、入力端４ＡにＮＡＮＤゲート
５の論理（Ｌ）レベルの出力電圧が入力されたとき出力
端４Ｂから低電位側電源ＶＳＳレベルのレベルシフト電
圧を出力する。

【００２０】また、バイアス回路４は、第２例として、
図２（ｂ）に示すように、スイッチ手段４Ｄにより構成
してもよく、入力端４ＡにＮＡＮＤゲート５の論理
（Ｈ）レベルの出力電圧が入力されたとき出力端４Ｂか
らＶＬＣ０レベルの切換電圧を出力し、入力端４ＡにＮ
ＡＮＤゲート５の論理（Ｌ）レベルの出力電圧が入力さ
れたとき出力端４Ｂから低電位側電源ＶＳＳレベルの切
換電圧を出力する。

【００２１】バイアス回路１４はバイアス回路４と同様
に、第１例として、図３（ａ）に示すように、レベルシ
フタ１４Ｃからなり、入力端１４Ａにインバータ１５の
論理（Ｈ）レベルの出力電圧が入力されたとき出力端１
４ＢからＶＬＣ０レベルのレベルシフト電圧を出力し、
入力端１４Ａにインバータ１５の論理（Ｌ）レベルの出
力電圧が入力されたとき出力端１４Ｂから低電位側電源
ＶＳＳレベルのレベルシフト電圧を出力するようにして
よいし、第２例として、図３（ｂ）に示すように、スイ
ッチ手段１４Ｄにより構成し、入力端１４Ａにインバー
タ１５の論理（Ｈ）レベルの出力電圧が入力されたとき
出力端１４ＢからＶＬＣ０レベルの切換電圧を出力し、
入力端１４Ａにインバータ１５の論理（Ｌ）レベルの出
力電圧が入力されたとき出力端１４Ｂから低電位側電源
ＶＳＳレベルの切換電圧を出力するようにしてもよい。

【００２２】次に動作を説明する。図４及び図５は、本
発明の第１の実施の形態の出力回路の動作説明図であ
り、横軸は時刻、縦軸は電圧である。図４は、ＶＤＤ≧
ＶＬＣ０のときを示し、図５は、ＶＤＤ＜ＶＬＣ０のと
きを示している。

【００２３】先ず、出力選択信号電圧が論理（Ｌ）レベ
ル（ＣＭＯＳ論理ではＶＳＳレベルとなる）であり、デ
ータ信号電圧が論理（Ｈ）レベル（ＣＭＯＳ論理ではＶ
ＤＤレベルとなる）であるとき、トランジスタ１はゲー
ト電圧がＶＳＳレベルとなってオン制御され、トランジ
スタ２はゲート電圧がＶＳＳレベルとなってオン制御さ
れ、トランジスタ３はゲート電圧がＶＳＳレベルとなっ
てオフ制御されるため、出力端子９には論理（Ｈ）レベ
ルであるＶＤＤレベルの電圧が出力される。また、出力
選択信号電圧が論理（Ｌ）レベル（ＣＭＯＳ論理ではＶ
ＳＳレベルとなる）であり、データ信号電圧が論理
（Ｌ）レベル（ＣＭＯＳ論理ではＶＳＳレベルとなる）
であるとき、トランジスタ１はゲート電圧がＶＤＤレベ
ルとなってオフ制御され、トランジスタ２はゲート電圧
がＶＬＣ０レベルとなってオフ制御され、トランジスタ
３はゲート電圧がＶＤＤレベルとなってオン制御される
ため、出力端子９には論理（Ｌ）レベルであるＶＳＳレ
ベルの電圧が出力される。

【００２４】また、出力選択信号電圧が論理（Ｌ）レベ
ル（ＣＭＯＳ論理ではＶＳＳレベルとなる）であると
き、トランジスタ１１はゲート電圧がＶＳＳレベルとな
ってオフ制御され、トランジスタ１３はゲート電圧がＶ
ＤＤレベルとなってオフ制御され、トランジスタ１２は
ゲート電圧がＶＬＣ０レベルとなってオフ制御される
が、ＶＤＤ≧ＶＬＣ０のときは、トランジスタ１３がＶ
ＤＤレベルのゲート電圧によりオフ制御され、ＶＤＤ＜
ＶＬＣ０のときは、トランジスタ１２がＶＬＣ０レベル
のゲート電圧によりオフ制御されるため、結局、高電位
側電源電圧ＶＤＤとＬＣＤ駆動信号の最高電圧ＶＬＣ０
との高低関係にかかわらず、ＬＣＤ駆動信号はスイッチ
回路２０がオフ状態になることにより常に遮断され出力
端子９に出力されることはなく、データ信号が出力端子
９からＬＣＤ駆動信号回路３０の出力端に逆流すること
もなく、スリーステート出力バッファ１０は能動状態と
なってデータ信号を出力端子９に正常に出力することが
できる。

【００２５】次に、出力選択信号電圧が論理（Ｈ）レベ
ル（ＣＭＯＳ論理ではＶＤＤレベルとなる）であると
き、データ信号電圧レベルに関係なく、トランジスタ１
はゲート電圧がＶＤＤレベルとなってオフ制御され、ト
ランジスタ２はゲート電圧がＶＬＣ０レベルとなってオ
フ制御され、トランジスタ３はゲート電圧がＶＳＳレベ
ルとなってオフ制御される。

【００２６】また、トランジスタ１１はゲート電圧がＶ
ＤＤレベルとなってオン制御され、トランジスタ１３は
ゲート電圧がＶＳＳレベルとなってオン制御され、トラ
ンジスタ１２はゲート電圧がＶＳＳレベルとなってオン
制御され、ＬＣＤ駆動信号が出力端子９に出力される
が、ＶＤＤ≧ＶＬＣ０のときは、トランジスタ１がＶＤ
Ｄレベルのゲート電圧によりオフ制御され、ＶＤＤ＜Ｖ
ＬＣ０のときは、トランジスタ２がＶＬＣ０レベルのゲ
ート電圧によりオフ制御されるため、結局、高電位側電
源電圧ＶＤＤとＬＣＤ駆動信号の最高電圧ＶＬＣ０との
高低関係にかかわらず、スリーステート出力バッファ１
０は常に出力がオフ制御されハイインピーダンス状態と
なり、データ信号が出力端子９に出力されることはな
く、ＬＣＤ駆動信号が出力端子９からスリーステート出
力バッファ１０に逆流することもなく、ＬＣＤ駆動信号
はスイッチ回路２０がオン状態になることにより出力端
子９に正常に出力される。

【００２７】以上のように、高電位側電源電圧ＶＤＤと
ＬＣＤ駆動信号の最高電圧ＶＬＣ０との高低関係にかか
わらず、出力選択信号によりデータ信号とＬＣＤ駆動信
号とを切換えて出力端子９に出力することができる。

【００２８】図６は、本発明の第２の実施の形態の出力
回路の構成図である。本実施の形態の出力回路の構成
は、図１に示す本発明の第１の実施の形態の出力回路に
おけるスリーステート出力バッファ１０をスリーステー
ト出力バッファ４０に置き換え、スイッチ回路２０をス
イッチ回路５０に置き換え、ＬＣＤ駆動信号回路３０を
出力バッファ６０に置き換え、スリーステート出力バッ
ファ４０の高電位側電源電圧をＶＤＤ１とし、出力バッ
ファ６０の高電位側電源電圧をＶＤＤ２とした構成にな
っており、ＶＤＤ１と出力バッファ６０から出力される
データ信号２の最高電圧（出力バッファ６０はＣＭＯＳ
型であり、データ信号２の最高電圧は高電位側電源電圧
ＶＤＤ２に等しい）との高低関係にかかわらず、図示さ
れていない内部回路からスリーステート出力バッファ４
０に入力されるデータ信号１と、やはり図示されていな
い内部回路から出力バッファ６０を介して出力されるデ
ータ信号２とを出力選択信号により切換えて出力端子９
に出力できるようにしている。

【００２９】また、これに伴い、図１に示す本発明の第
１の実施の形態の出力回路のバイアス回路４をバイアス
回路８に置き換え、バイアス回路１４をバイアス回路１
６に置き換えている。

【００３０】バイアス回路８は、第１例として、図７
（ａ）に示すように、レベルシフタ８Ｃからなり、入力
端８ＡにＮＡＮＤゲート５の論理（Ｈ）レベルの出力電
圧が入力されたとき出力端８ＢからＶＤＤ２レベルのレ
ベルシフト電圧を出力し、入力端８ＡにＮＡＮＤゲート
５の論理（Ｌ）レベルの出力電圧が入力されたとき出力
端８Ｂから低電位側電源ＶＳＳレベルのレベルシフト電
圧を出力する。

【００３１】また、バイアス回路８は、第２例として、
図７（ｂ）に示すように、スイッチ手段８Ｄにより構成
してもよく、入力端８ＡにＮＡＮＤゲート５の論理
（Ｈ）レベルの出力電圧が入力されたとき出力端８Ｂか
らＶＤＤ２レベルの切換電圧を出力し、入力端８ＡにＮ
ＡＮＤゲート５の論理（Ｌ）レベルの出力電圧が入力さ
れたとき出力端８Ｂから低電位側電源ＶＳＳレベルの切
換電圧を出力する。

【００３２】バイアス回路１６はバイアス回路８と同様
に、第１例として、図８（ａ）に示すように、レベルシ
フタ１６Ｃからなり、入力端１６Ａにインバータ１５の
論理（Ｈ）レベルの出力電圧が入力されたとき出力端１
６ＢからＶＤＤ２レベルのレベルシフト電圧を出力し、
入力端１６Ａにインバータ１５の論理（Ｌ）レベルの出
力電圧が入力されたとき出力端１６Ｂから低電位側電源
ＶＳＳレベルのレベルシフト電圧を出力するようにして
よいし、第２例として、図８（ｂ）に示すように、スイ
ッチ手段１６Ｄにより構成し、入力端１６Ａにインバー
タ１５の論理（Ｈ）レベルの出力電圧が入力されたとき
出力端１６ＢからＶＤＤ２レベルの切換電圧を出力し、
入力端１６Ａにインバータ１５の論理（Ｌ）レベルの出
力電圧が入力されたとき出力端１６Ｂから低電位側電源
ＶＳＳレベルの切換電圧を出力するようにしてもよい。

【００３３】図６において、図１に示した本発明の第１
の実施の形態の出力回路と同一構成部分には同一符号を
付し、その詳しい説明を省略する。

【００３４】このような構成により、先ず、出力選択信
号電圧が論理（Ｌ）レベル（ＣＭＯＳ論理ではＶＳＳレ
ベルとなる）であり、データ信号１の電圧が論理（Ｈ）
レベル（ＣＭＯＳ論理ではＶＤＤ１レベルとなる）であ
るとき、トランジスタ１はゲート電圧がＶＳＳレベルと
なってオン制御され、トランジスタ２はゲート電圧がＶ
ＳＳレベルとなってオン制御され、トランジスタ３はゲ
ート電圧がＶＳＳレベルとなってオフ制御されるため、
出力端子９にはＶＤＤ１レベルの電圧が出力される。ま
た、出力選択信号電圧が論理（Ｌ）レベル（ＣＭＯＳ論
理ではＶＳＳレベルとなる）であり、データ信号１の電
圧が論理（Ｌ）レベル（ＣＭＯＳ論理ではＶＳＳレベル
となる）であるとき、トランジスタ１はゲート電圧がＶ
ＤＤ１レベルとなってオフ制御され、トランジスタ２は
ゲート電圧がＶＤＤ２レベルとなってオフ制御され、ト
ランジスタ３はゲート電圧がＶＤＤ１レベルとなってオ
ン制御されるため、出力端子９にはＶＳＳレベルの電圧
が出力される。

【００３５】また、出力選択信号電圧が論理（Ｌ）レベ
ル（ＣＭＯＳ論理ではＶＳＳレベルとなる）であると
き、トランジスタ１１はゲート電圧がＶＳＳレベルとな
ってオフ制御され、トランジスタ１３はゲート電圧がＶ
ＤＤ１レベルとなってオフ制御され、トランジスタ１２
はゲート電圧がＶＤＤ２レベルとなってオフ制御される
が、ＶＤＤ１≧ＶＤＤ２のときは、トランジスタ１３が
ＶＤＤ１レベルのゲート電圧によりオフ制御され、ＶＤ
Ｄ１＜ＶＤＤ２のときは、トランジスタ１２がＶＤＤ２
レベルのゲート電圧によりオフ制御されるため、結局、
高電位側電源電圧ＶＤＤ１とデータ信号２の最高電圧で
あるＶＤＤ２との高低関係にかかわらず、データ信号２
はスイッチ回路５０がオフ状態になることにより常に遮
断され出力端子９に出力されることはなく、データ信号
１が出力端子９から出力バッファ６０の出力端に逆流す
ることもなく、スリーステート出力バッファ４０は能動
状態となってデータ信号１を出力端子９に正常に出力す
ることができる。

【００３６】次に、出力選択信号電圧が論理（Ｈ）レベ
ル（ＣＭＯＳ論理ではＶＤＤレベルとなる）であると
き、データ信号１の電圧レベルに関係なく、トランジス
タ１はゲート電圧がＶＤＤ１レベルとなってオフ制御さ
れ、トランジスタ２はゲート電圧がＶＤＤ２レベルとな
ってオフ制御され、トランジスタ３はゲート電圧がＶＳ
Ｓレベルとなってオフ制御される。

【００３７】また、トランジスタ１１はゲート電圧がＶ
ＤＤ１レベルとなってオン制御され、トランジスタ１３
はゲート電圧がＶＳＳレベルとなってオン制御され、ト
ランジスタ１２はゲート電圧がＶＳＳレベルとなってオ
ン制御され、データ信号２が出力端子９に出力される
が、ＶＤＤ１≧ＶＤＤ２のときは、トランジスタ１がＶ
ＤＤ１レベルのゲート電圧によりオフ制御され、ＶＤＤ
１＜ＶＤＤ２のときは、トランジスタ２がＶＤＤ２レベ
ルのゲート電圧によりオフ制御されるため、結局、高電
位側電源電圧ＶＤＤ１とデータ信号２の最高電圧である
ＶＤＤ２との高低関係にかかわらず、スリーステート出
力バッファ４０は常に出力がオフ制御されハイインピー
ダンス状態となり、データ信号１が出力端子９に出力さ
れることはなく、データ信号２が出力端子９からスリー
ステート出力バッファ４０に逆流することもなく、デー
タ信号２はスイッチ回路５０がオン状態になることによ
り出力端子９に正常に出力される。

【００３８】以上のように、電圧レベルの異なる複数の
データ信号を、出力選択信号により切換えて出力するこ
とが可能となる。

【００３９】また、本発明の第１又は第２の実施の形態
の出力回路において、バイアス回路４の入力端４Ａ又は
バイアス回路８の入力端８ＡはＮＡＮＤゲート５の出力
端に接続されているが、出力選択信号を入力端４Ａ又は
入力端８Ａに直接入力するようにしてもよく、バイアス
回路４とバイアス回路１４とを出力選択信号により逆相
制御することにより、又はバイアス回路８とバイアス回
路１６とを出力選択信号により逆相制御することによ
り、本発明の第１又は第２の実施の形態の出力回路が有
する効果と同じ効果を有することができる。

【００４０】

【発明の効果】以上説明したように、本発明による第１
の効果は、データ信号とＬＣＤ駆動信号とを、それぞれ
の電圧レベルの高低関係によらず、兼用端子から切換出
力することができることであり、第２の効果は、第１の
データ信号と第２のデータ信号とを、それぞれの電圧レ
ベルの高低関係によらず、兼用端子から切換出力するこ
とができることである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の出力回路の構成図
である。

【図２】図１のバイアス回路の構成図である。

【図３】図１のバイアス回路の構成図である。

【図４】本発明の第１の実施の形態の出力回路の動作説
明図である。

【図５】本発明の第１の実施の形態の出力回路の動作説
明図である。

【図６】本発明の第２の実施の形態の出力回路の構成図
である。

【図７】図６のバイアス回路の構成図である。

【図８】図６のバイアス回路の構成図である。

【図９】従来例の出力回路の構成図である。

【符号の説明】

１、２、１２、１３ＰチャネルＭＯＳトランジスタ３、１１ＮチャネルＭＯＳトランジスタ４、８、１４、１６バイアス回路４Ｃ、１４Ｃ、８Ｃ、１６Ｃレベルシフタ４Ｄ、１４Ｄ、８Ｄ、１６Ｄスイッチ手段５ＮＡＮＤゲート６ＮＯＲゲート７、１５インバータ９出力端子１０、４０、７０スリーステート出力バッファ２０、５０スイッチ回路２１、２２、２３、２４、７１、７２、７３、７４
トランジスタ２５、７５ＬＣＤ駆動タイミング生成回路３０ＬＣＤ駆動信号回路６０出力バッファ

Claims

(57)【特許請求の範囲】

【請求項１】データ信号を出力端子に出力するスリー
ステート出力バッファと、ＬＣＤ駆動信号を出力するＬ
ＣＤ駆動信号回路と、前記ＬＣＤ駆動信号回路の出力端
と前記出力端子との間に接続されたスイッチ回路とを備
え、出力選択信号により前記データ信号と前記ＬＣＤ駆
動信号とを切換えて前記出力端子に出力する出力回路で
あって、前記スリーステート出力バッファは、高電位側
電源と前記出力端子との間に導電路が直列接続された２
つのトランジスタを含み、前記スリーステート出力バッ
ファは、前記スリーステート出力バッファが含む前記ト
ランジスタのうち、前記出力端子に接続された方の前記
トランジスタをオンオフ制御するバイアス回路を備え、
前記スリーステート出力バッファが含む前記トランジス
タのうち、前記高電位側電源に接続された方の前記トラ
ンジスタは、前記高電位側電源の電圧によりオフ制御さ
れ、前記出力端子に接続された方の前記トランジスタ
は、前記ＬＣＤ駆動信号の最高電圧によりオフ制御さ
れ、前記スイッチ回路は、前記ＬＣＤ駆動信号回路の前
記出力端と前記出力端子との間に導電路が直列接続され
た２つのトランジスタを含み、前記スイッチ回路は、前
記スイッチ回路が含む前記トランジスタのうち、前記Ｌ
ＣＤ駆動信号回路の前記出力端に接続された方の前記ト
ランジスタをオンオフ制御するバイアス回路を備え、前
記スイッチ回路が含む前記トランジスタのうち、前記出
力端子に接続された方の前記トランジスタは、前記高電
位側電源の電圧によりオフ制御され、前記ＬＣＤ駆動信
号回路の前記出力端に接続された方の前記トランジスタ
は、前記ＬＣＤ駆動信号の最高電圧によりオフ制御され
ることを特徴とする出力回路。
【請求項２】第１のデータ信号を出力端子に出力する
スリーステート出力バッファと、第２のデータ信号を出
力する出力バッファと、前記出力バッファの出力端と前
記出力端子との間に接続されたスイッチ回路とを備え、
出力選択信号により前記第１のデータ信号と前記第２の
データ信号とを切換えて前記出力端子に出力する出力回
路であって、前記スリーステート出力バッファは、高電
位側電源と前記出力端子との間に導電路が直列接続され
た２つのトランジスタを含み、前記スリーステート出力
バッファは、前記スリーステート出力バッファが含む前
記トランジスタのうち、前記出力端子に接続された方の
前記トランジスタをオンオフ制御するバイアス回路を備
え、前記スリーステート出力バッファが含む前記トラン
ジスタのうち、前記高電位側電源に接続された方の前記
トランジスタは、前記高電位側電源の電圧によりオフ制
御され、前記出力端子に接続された方の前記トランジス
タは、前記第２のデータ信号の最高電圧によりオフ制御
され、前記スイッチ回路は、前記出力バッファの前記出
力端と前記出力端子との間に導電路が直列接続された２
つのトランジスタを含み、前記スイッチ回路は、前記ス
イッチ回路が含む前記トランジスタのうち、前記出力バ
ッファの前記出力端に接続された方の前記トランジスタ
をオンオフ制御するバイアス回路を備え、前記スイッチ
回路が含む前記トランジスタのうち、前記出力端子に接
続された方の前記トランジスタは、前記高電位側電源の
電圧によりオフ制御され、前記出力バッファの前記出力
端に接続された方の前記トランジスタは、前記第２のデ
ータ信号の最高電圧によりオフ制御されることを特徴と
する出力回路。