JP2920043B2 - 相補形ｆｅｔを用いたドライバ装置 - Google Patents
相補形ｆｅｔを用いたドライバ装置Info
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- JP2920043B2 JP2920043B2 JP5130233A JP13023393A JP2920043B2 JP 2920043 B2 JP2920043 B2 JP 2920043B2 JP 5130233 A JP5130233 A JP 5130233A JP 13023393 A JP13023393 A JP 13023393A JP 2920043 B2 JP2920043 B2 JP 2920043B2
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Description
【０００１】
【産業上の利用分野】本発明は相補形ＦＥＴを用いたド
ライバ装置に関する。
ライバ装置に関する。
【０００２】
【従来技術】マイクロコンピュータ等を用いて、互いに
異なる電圧レベルの制御信号を必要とする複数の外部装
置の動作制御を行うシステムにおいては、このマイクロ
コンピュータの出力に、かかる外部装置各々に対応した
電圧レベルの出力を行う複数の出力ドライバを設け、こ
の出力ドライバ各々をワイヤード接続した出力端子を中
継して外部装置に情報を伝送する構成をとることがあ
る。かかる構成において、上述の出力ドライバの任意の
１つをイネーブル状態にすることにより、所望の外部装
置を制御すべき電圧レベルを有する制御信号が上述の出
力端子を中継して伝送される。
異なる電圧レベルの制御信号を必要とする複数の外部装
置の動作制御を行うシステムにおいては、このマイクロ
コンピュータの出力に、かかる外部装置各々に対応した
電圧レベルの出力を行う複数の出力ドライバを設け、こ
の出力ドライバ各々をワイヤード接続した出力端子を中
継して外部装置に情報を伝送する構成をとることがあ
る。かかる構成において、上述の出力ドライバの任意の
１つをイネーブル状態にすることにより、所望の外部装
置を制御すべき電圧レベルを有する制御信号が上述の出
力端子を中継して伝送される。
【０００３】図１に、かかる構成の一例を示す。図にお
いて、ＣＰＵ（中央処理装置）７は、周辺装置１及び３
と出力制御回路５とに情報信号を与え、この信号により
出力ドライバ２及び４のいずれか一方を選択する。周辺
装置１及び３から出力された論理情報としての情報信号
は、出力ドライバ２及び４に夫々供給される。出力ドラ
イバ２は、出力制御回路５から供給されたイネーブル信
号に応じて、周辺装置１から供給された情報信号をその
情報信号の論理に応じた２値の電圧レベル信号に変換し
これを出力端子６に送出する。又、イネーブル信号が供
給されていない場合は、出力ドライバ２はハイインピー
ダンス出力状態となる。 出力ドライバ４は、出力制御
回路５から供給されたイネーブル信号に応じて、周辺装
置３から供給された情報信号をその情報信号の論理に応
じた２値の電圧レベル信号に変換しこれを出力端子６に
送出する。又、イネーブル信号が供給されていない場合
は、出力ドライバ４はハイインピーダンス出力状態とな
る。
いて、ＣＰＵ（中央処理装置）７は、周辺装置１及び３
と出力制御回路５とに情報信号を与え、この信号により
出力ドライバ２及び４のいずれか一方を選択する。周辺
装置１及び３から出力された論理情報としての情報信号
は、出力ドライバ２及び４に夫々供給される。出力ドラ
イバ２は、出力制御回路５から供給されたイネーブル信
号に応じて、周辺装置１から供給された情報信号をその
情報信号の論理に応じた２値の電圧レベル信号に変換し
これを出力端子６に送出する。又、イネーブル信号が供
給されていない場合は、出力ドライバ２はハイインピー
ダンス出力状態となる。 出力ドライバ４は、出力制御
回路５から供給されたイネーブル信号に応じて、周辺装
置３から供給された情報信号をその情報信号の論理に応
じた２値の電圧レベル信号に変換しこれを出力端子６に
送出する。又、イネーブル信号が供給されていない場合
は、出力ドライバ４はハイインピーダンス出力状態とな
る。
【０００４】以上の如き構成にて、各出力ドライバに供
給するイネーブル信号により、周辺装置１又は３の出力
を選択的に出力端子６に送出する構成となっている。こ
こで、かかる出力ドライバは、上述の如き２値の電圧レ
ベル信号を出力するための出力部、及びこの出力部を駆
動制御するための駆動制御部から構成される。駆動制御
部は論理ゲート等により構成されており、供給された情
報信号及びイネーブル信号に応じた駆動信号を生成し、
この駆動信号により出力部の駆動制御を行う。又、出力
部は、２値の電圧レベル信号の内高電位側の電圧レベル
信号を出力する第１のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）２ａ、４ａ及び低電位側の
電圧レベル信号を出力する第２のＦＥＴ２ｂ、４ｂによ
り構成されている。そして、この第１及び第２ＦＥＴ
は、いわゆる相補形ＦＥＴとなっており、典型的な例と
してはいわゆるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）ＦＥＴである。これらのＦＥＴは、駆動制御部から
供給される上述の如き駆動信号により、オン・オフのス
イッチング動作を行う。更に、これらＦＥＴ各々のバッ
クゲート２ｃ、４ｃには夫々の論理ゲート駆動用電源電
圧ＶＬ１及びＶＬ２が印加されている。
給するイネーブル信号により、周辺装置１又は３の出力
を選択的に出力端子６に送出する構成となっている。こ
こで、かかる出力ドライバは、上述の如き２値の電圧レ
ベル信号を出力するための出力部、及びこの出力部を駆
動制御するための駆動制御部から構成される。駆動制御
部は論理ゲート等により構成されており、供給された情
報信号及びイネーブル信号に応じた駆動信号を生成し、
この駆動信号により出力部の駆動制御を行う。又、出力
部は、２値の電圧レベル信号の内高電位側の電圧レベル
信号を出力する第１のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃ
ｔ Ｔｒａｎｓｉｓｔｏｒ）２ａ、４ａ及び低電位側の
電圧レベル信号を出力する第２のＦＥＴ２ｂ、４ｂによ
り構成されている。そして、この第１及び第２ＦＥＴ
は、いわゆる相補形ＦＥＴとなっており、典型的な例と
してはいわゆるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）ＦＥＴである。これらのＦＥＴは、駆動制御部から
供給される上述の如き駆動信号により、オン・オフのス
イッチング動作を行う。更に、これらＦＥＴ各々のバッ
クゲート２ｃ、４ｃには夫々の論理ゲート駆動用電源電
圧ＶＬ１及びＶＬ２が印加されている。
【０００５】かかる構成において、出力部は、駆動制御
部からの駆動信号に応じた方のＦＥＴのみをオン状態と
して高電位もしくは低電位のいずれか一方の電圧を出力
端子６に送出するのである。
部からの駆動信号に応じた方のＦＥＴのみをオン状態と
して高電位もしくは低電位のいずれか一方の電圧を出力
端子６に送出するのである。
【０００６】
【発明が解決しようとする課題】ここで、図１の如き各
出力ドライバがワイヤード接続された構成において、論
理ゲート駆動用電源電圧ＶＬ１が論理ゲート駆動用電源
電圧ＶＬ２よりも高電圧であるとする。この際、出力ド
ライバ２がイネーブル状態、出力ドライバ４がディスエ
ーブル状態になると、出力ドライバ２から共通信号バス
に印加された電圧ＶＬ１と、出力ドライバ４のＦＥＴ４
ａのバックゲートに印加されているＶＬ２との間に電位
差が生じる。よって、破線に示されるが如き経路を介し
てディスエーブル状態の出力ドライバ４に逆電流が流れ
て誤動作を起こすという問題が発生した。
出力ドライバがワイヤード接続された構成において、論
理ゲート駆動用電源電圧ＶＬ１が論理ゲート駆動用電源
電圧ＶＬ２よりも高電圧であるとする。この際、出力ド
ライバ２がイネーブル状態、出力ドライバ４がディスエ
ーブル状態になると、出力ドライバ２から共通信号バス
に印加された電圧ＶＬ１と、出力ドライバ４のＦＥＴ４
ａのバックゲートに印加されているＶＬ２との間に電位
差が生じる。よって、破線に示されるが如き経路を介し
てディスエーブル状態の出力ドライバ４に逆電流が流れ
て誤動作を起こすという問題が発生した。
【０００７】
【０００８】本発明は、かかる問題を解決すべくなされ
たものであり、互いに出力電圧レベルの異なる出力ドラ
イバ同士をワイヤード接続することが可能な相補形ＦＥ
Ｔを用いたドライバ装置を提供することを目的とする。
たものであり、互いに出力電圧レベルの異なる出力ドラ
イバ同士をワイヤード接続することが可能な相補形ＦＥ
Ｔを用いたドライバ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明による相補形ＦＥ
Ｔを用いたドライバ装置は、互いに逆導電性の導電チャ
ネルを各々が有する一対のＦＥＴからなる相補形インバ
ータ出力段と、前記相補形インバータ出力段を駆動すべ
き駆動信号を生成する駆動段とを含む相補形ＦＥＴを用
いたドライバ装置であって、前記相補形インバータ出力
段の高電位側のＦＥＴのバックゲートに前記駆動信号よ
りも大なる電圧レベルのバックゲート電圧を印加する手
段と、イネーブル信号が供給されている間は前記駆動信
号を前記高電位側のＦＥＴのゲート端子に中継供給する
一方、前記イネーブル信号が供給されていない間は前記
駆動信号を前記ゲート端子に中継せずに高出力インピー
ダンスを呈するトライステートバッファと、前記イネー
ブル信号が供給されていない間は前記ゲート端子に前記
バックゲート電圧と同一レベルの電圧を印加する電圧印
加手段とを有する。
Ｔを用いたドライバ装置は、互いに逆導電性の導電チャ
ネルを各々が有する一対のＦＥＴからなる相補形インバ
ータ出力段と、前記相補形インバータ出力段を駆動すべ
き駆動信号を生成する駆動段とを含む相補形ＦＥＴを用
いたドライバ装置であって、前記相補形インバータ出力
段の高電位側のＦＥＴのバックゲートに前記駆動信号よ
りも大なる電圧レベルのバックゲート電圧を印加する手
段と、イネーブル信号が供給されている間は前記駆動信
号を前記高電位側のＦＥＴのゲート端子に中継供給する
一方、前記イネーブル信号が供給されていない間は前記
駆動信号を前記ゲート端子に中継せずに高出力インピー
ダンスを呈するトライステートバッファと、前記イネー
ブル信号が供給されていない間は前記ゲート端子に前記
バックゲート電圧と同一レベルの電圧を印加する電圧印
加手段とを有する。
【００１０】
【発明の作用】相補形インバータ出力段における高電位
側ＦＥＴのバックゲートに、かかる相補形インバータ出
力段を駆動すべく生成された駆動信号の電圧レベルより
も大なる電圧レベルのバックゲート電圧を印加し、かか
る駆動信号の電圧レベルを上述のバックゲート電圧と同
一電圧レベルにレベルシフトした駆動信号により上述の
高電位側ＦＥＴの動作制御を行う。
側ＦＥＴのバックゲートに、かかる相補形インバータ出
力段を駆動すべく生成された駆動信号の電圧レベルより
も大なる電圧レベルのバックゲート電圧を印加し、かか
る駆動信号の電圧レベルを上述のバックゲート電圧と同
一電圧レベルにレベルシフトした駆動信号により上述の
高電位側ＦＥＴの動作制御を行う。
【００１１】
【実施例】図２に、本発明による相補形ＦＥＴを用いた
ドライバ装置の構成の一例を示す。図において、本出力
ドライバに入力された周辺装置からの情報信号は、ＡＮ
Ｄゲート２２の第１の入力端子に供給され、さらにイン
バータを介したＡＮＤゲート２１の第１の入力端子に供
給される。出力制御回路から供給されたイネーブル信号
は、ＡＮＤゲート２１及び２２の第２の入力端子に夫々
供給される。ＡＮＤゲート２１は、入力された情報信号
の論理が「０」で、かつイネーブル信号の論理が「１」
の場合に電圧レベルＶLの信号をレベルシフタ２３に供
給し、かかる条件以外の場合は電圧レベルＶssの信号を
レベルシフタ２３に供給する。尚、上述のＡＮＤゲート
２１及び２２には論理ゲート駆動用電源電圧ＶL及びＶs
sの電源が供給されている。
ドライバ装置の構成の一例を示す。図において、本出力
ドライバに入力された周辺装置からの情報信号は、ＡＮ
Ｄゲート２２の第１の入力端子に供給され、さらにイン
バータを介したＡＮＤゲート２１の第１の入力端子に供
給される。出力制御回路から供給されたイネーブル信号
は、ＡＮＤゲート２１及び２２の第２の入力端子に夫々
供給される。ＡＮＤゲート２１は、入力された情報信号
の論理が「０」で、かつイネーブル信号の論理が「１」
の場合に電圧レベルＶLの信号をレベルシフタ２３に供
給し、かかる条件以外の場合は電圧レベルＶssの信号を
レベルシフタ２３に供給する。尚、上述のＡＮＤゲート
２１及び２２には論理ゲート駆動用電源電圧ＶL及びＶs
sの電源が供給されている。
【００１２】以上の如き、ＡＮＤゲート２１及び２２に
て、後述する相補形インバータ出力段を駆動すべき駆動
信号を生成する駆動段を形成する。レベルシフタ２３
は、ＡＮＤゲート２１から電圧レベルＶssの信号が供給
された場合、これをＶLよりも大なる値であるＨＶレベ
ルに変換してＦＥＴ２４のゲート端子に供給する。尚、
レベルシフタ２３は、電圧レベルＶLの信号が供給され
た場合はこれをＶssレベルに変換してＦＥＴ（Field Ef
fect Transistor）２４のゲート端子に供給する。ＡＮ
Ｄゲート２２は、入力された情報信号の論理が「１」
で、かつイネーブル信号の論理が「１」の場合に電圧レ
ベルＶLの信号をバッファ２５を介してＦＥＴ（Field E
ffect Transistor）２６のゲート端子に供給し、かかる
条件以外の場合は電圧レベルＶssの信号をバッファ２５
を介してＦＥＴ２６のゲート端子に供給する。尚、レベ
ルシフタ２３には論理ゲート駆動用電源電圧ＶLよりも
大なる電圧レベルの電圧ＨＶの電源が供給されている。
て、後述する相補形インバータ出力段を駆動すべき駆動
信号を生成する駆動段を形成する。レベルシフタ２３
は、ＡＮＤゲート２１から電圧レベルＶssの信号が供給
された場合、これをＶLよりも大なる値であるＨＶレベ
ルに変換してＦＥＴ２４のゲート端子に供給する。尚、
レベルシフタ２３は、電圧レベルＶLの信号が供給され
た場合はこれをＶssレベルに変換してＦＥＴ（Field Ef
fect Transistor）２４のゲート端子に供給する。ＡＮ
Ｄゲート２２は、入力された情報信号の論理が「１」
で、かつイネーブル信号の論理が「１」の場合に電圧レ
ベルＶLの信号をバッファ２５を介してＦＥＴ（Field E
ffect Transistor）２６のゲート端子に供給し、かかる
条件以外の場合は電圧レベルＶssの信号をバッファ２５
を介してＦＥＴ２６のゲート端子に供給する。尚、レベ
ルシフタ２３には論理ゲート駆動用電源電圧ＶLよりも
大なる電圧レベルの電圧ＨＶの電源が供給されている。
【００１３】ＦＥＴ２４のドレイン端子には高電位側の
ドライバ出力用電圧としでＶＤＤが印加されており、Ｆ
ＥＴ２６のソース端子には低電位側のドライバ出力用電
圧としてＶＳＳが印加されている。又、ＦＥＴ２４はレ
ベルシフタ２３の出力であるＨＶもしくはＶＳＳ（ＨＶ
＞ＶＳＳ）の電圧レベルの駆動信号によりスイッチング
動作を行うので、そのバックゲートにＨＶレベルの電圧
を印加する。これらＦＥＴ２４のソース端子とＦＥＴ２
６のドレイン端子とは接続されており、この接続点Ｑか
らドライバ出力がなされる。尚、例えば、かかる構成か
らなる出力ドライバを図１に示される出力ドライバ２に
適用する場合には、上記ＶＤＤは論理ゲート駆動用電源
電圧ＶＬ１となり、又、出力ドライバ４に適用する場合
には、上記ＶＤＤは論理ゲート駆動用電源電圧ＶＬ２と
なる。
ドライバ出力用電圧としでＶＤＤが印加されており、Ｆ
ＥＴ２６のソース端子には低電位側のドライバ出力用電
圧としてＶＳＳが印加されている。又、ＦＥＴ２４はレ
ベルシフタ２３の出力であるＨＶもしくはＶＳＳ（ＨＶ
＞ＶＳＳ）の電圧レベルの駆動信号によりスイッチング
動作を行うので、そのバックゲートにＨＶレベルの電圧
を印加する。これらＦＥＴ２４のソース端子とＦＥＴ２
６のドレイン端子とは接続されており、この接続点Ｑか
らドライバ出力がなされる。尚、例えば、かかる構成か
らなる出力ドライバを図１に示される出力ドライバ２に
適用する場合には、上記ＶＤＤは論理ゲート駆動用電源
電圧ＶＬ１となり、又、出力ドライバ４に適用する場合
には、上記ＶＤＤは論理ゲート駆動用電源電圧ＶＬ２と
なる。
【００１４】以上の如き、ＦＥＴ２４及び２６による構
成にて相補形インバータ出力段を形成する。かかる構成
において、ＦＥＴ２４及びＦＥＴ２６の夫々のゲート端
子に電圧レベルＶssの信号が供給された場合は、ＦＥＴ
２４のみがオン状態となりその接続点Ｑから電圧レベル
ＶDDのドライバ出力を行う。又、ＦＥＴ２４のゲート端
子に電圧レベルＨＶの信号が供給され、かつＦＥＴ２６
のゲート端子に電圧レベルＶLの信号が供給された場合
は、ＦＥＴ２６のみがオン状態となりその接続点Ｑから
電圧レベルＶSSのドライバ出力を行う。又、ＦＥＴ２４
のゲート端子に電圧レベルＨＶの信号が供給され、かつ
ＦＥＴ２６のゲート端子に電圧レベルＶSSの信号が供給
された場合は、ＦＥＴ２４及びＦＥＴ２６共にオフ状態
となり、接続点Ｑはハイインピーダンス状態となる。
成にて相補形インバータ出力段を形成する。かかる構成
において、ＦＥＴ２４及びＦＥＴ２６の夫々のゲート端
子に電圧レベルＶssの信号が供給された場合は、ＦＥＴ
２４のみがオン状態となりその接続点Ｑから電圧レベル
ＶDDのドライバ出力を行う。又、ＦＥＴ２４のゲート端
子に電圧レベルＨＶの信号が供給され、かつＦＥＴ２６
のゲート端子に電圧レベルＶLの信号が供給された場合
は、ＦＥＴ２６のみがオン状態となりその接続点Ｑから
電圧レベルＶSSのドライバ出力を行う。又、ＦＥＴ２４
のゲート端子に電圧レベルＨＶの信号が供給され、かつ
ＦＥＴ２６のゲート端子に電圧レベルＶSSの信号が供給
された場合は、ＦＥＴ２４及びＦＥＴ２６共にオフ状態
となり、接続点Ｑはハイインピーダンス状態となる。
【００１５】ここで、以上の如き出力ドライバを図１の
構成に適用した場合を考える。この際、各出力ドライバ
のＦＥＴ２４のバックゲートには、論理ゲート駆動用電
源電圧ＶＬ以上の電圧レベルである電圧ＨＶが印加され
ている。従って、この電圧ＨＶ以下の値であるならば、
出力端子６に如何なる電圧が印加されていても、この出
力端子６を介してＦＥＴ２４のバックゲートに逆電流が
流れてしまうことはない。
構成に適用した場合を考える。この際、各出力ドライバ
のＦＥＴ２４のバックゲートには、論理ゲート駆動用電
源電圧ＶＬ以上の電圧レベルである電圧ＨＶが印加され
ている。従って、この電圧ＨＶ以下の値であるならば、
出力端子６に如何なる電圧が印加されていても、この出
力端子６を介してＦＥＴ２４のバックゲートに逆電流が
流れてしまうことはない。
【００１６】次に、本発明の他の実施例による相補形Ｆ
ＥＴを用いたドライバ装置について説明する。図３に、
かかる出力ドライバの構成を示す。図において、本出力
ドライバに入力された周辺装置からの情報信号は、ＡＮ
Ｄゲート３２の第１の入力端子に供給され、さらにイン
バータを介したＡＮＤゲート３１の第１の入力端子に供
給される。出力制御回路から供給されたイネーブル信号
Ａは、ＡＮＤゲート３１及び３２の第２の入力端子に夫
々供給され、さらに、レベルシフト回路２３ａにも供給
される。又、出力制御回路から供給されたイネーブル信
号Ｂは、ＡＮＤゲート３１及び３２の第３の入力端子に
夫々供給される。ＡＮＤゲート３１は、入力された情報
信号の論理が「０」で、かつイネーブル信号Ａ及びＢの
論理が夫々「１」の場合に電圧レベルＶLの信号をレベ
ルシフト回路２３ａに供給し、かかる条件以外の場合は
電圧レベルＶssの信号をレベルシフト回路２３ａに供給
する。尚、上述のＡＮＤゲート３１及びＡＮＤゲート３
２には論理ゲート駆動用電源電圧ＶL及びＶssの電源が
供給されている。
ＥＴを用いたドライバ装置について説明する。図３に、
かかる出力ドライバの構成を示す。図において、本出力
ドライバに入力された周辺装置からの情報信号は、ＡＮ
Ｄゲート３２の第１の入力端子に供給され、さらにイン
バータを介したＡＮＤゲート３１の第１の入力端子に供
給される。出力制御回路から供給されたイネーブル信号
Ａは、ＡＮＤゲート３１及び３２の第２の入力端子に夫
々供給され、さらに、レベルシフト回路２３ａにも供給
される。又、出力制御回路から供給されたイネーブル信
号Ｂは、ＡＮＤゲート３１及び３２の第３の入力端子に
夫々供給される。ＡＮＤゲート３１は、入力された情報
信号の論理が「０」で、かつイネーブル信号Ａ及びＢの
論理が夫々「１」の場合に電圧レベルＶLの信号をレベ
ルシフト回路２３ａに供給し、かかる条件以外の場合は
電圧レベルＶssの信号をレベルシフト回路２３ａに供給
する。尚、上述のＡＮＤゲート３１及びＡＮＤゲート３
２には論理ゲート駆動用電源電圧ＶL及びＶssの電源が
供給されている。
【００１７】以上の如き、ＡＮＤゲート３１及び３２に
て、相補形インバータ出力段を駆動すべき駆動信号を生
成する駆動段を形成する。次に、かかるレベルシフト回
路２３ａの内部構成について説明する。イネーブル信号
Ａは、レベルシフト回路２３ａのレベルシフタ５１に供
給される。レベルシフタ５１は、イネーブル信号Ａの論
理が「０」の場合は、電圧レベルＶssの信号をＦＥＴ５
２のゲート端子及びトライステートバッファ５３の制御
端子に夫々供給する。又、イネーブル信号Ａの論理が
「１」の場合は、電圧レベルＨＶの信号をＦＥＴ５２の
ゲート端子及びトライステートバッファ５３の制御端子
に夫々供給する。トライステートバッファ５３の制御端
子に電圧レベルＶssの信号が供給された場合、トライス
テートバッファ５３はディスエーブルとなり、ハイイン
ピーダンス出力状態となる。又、その制御端子に電圧レ
ベルＨＶの信号が供給された場合はイネーブル状態とな
り、ＡＮＤゲート３１から供給された２値の電圧レベル
信号の電圧レベルを夫々反転した信号をＦＥＴ２４のゲ
ート端子に供給する。ＦＥＴ５２のドレイン端子及びバ
ックゲートには電圧ＨＶが印加されており、そのソース
端子が、トライステートバッファ５３及びＦＥＴ２４の
ゲート端子の接続点に接続されている。尚、かかるレベ
ルシフト回路２３ａには論理ゲート駆動用電源電圧ＶL
よりも大なる電圧レベルの電圧ＨＶの電源が供給されて
いる。
て、相補形インバータ出力段を駆動すべき駆動信号を生
成する駆動段を形成する。次に、かかるレベルシフト回
路２３ａの内部構成について説明する。イネーブル信号
Ａは、レベルシフト回路２３ａのレベルシフタ５１に供
給される。レベルシフタ５１は、イネーブル信号Ａの論
理が「０」の場合は、電圧レベルＶssの信号をＦＥＴ５
２のゲート端子及びトライステートバッファ５３の制御
端子に夫々供給する。又、イネーブル信号Ａの論理が
「１」の場合は、電圧レベルＨＶの信号をＦＥＴ５２の
ゲート端子及びトライステートバッファ５３の制御端子
に夫々供給する。トライステートバッファ５３の制御端
子に電圧レベルＶssの信号が供給された場合、トライス
テートバッファ５３はディスエーブルとなり、ハイイン
ピーダンス出力状態となる。又、その制御端子に電圧レ
ベルＨＶの信号が供給された場合はイネーブル状態とな
り、ＡＮＤゲート３１から供給された２値の電圧レベル
信号の電圧レベルを夫々反転した信号をＦＥＴ２４のゲ
ート端子に供給する。ＦＥＴ５２のドレイン端子及びバ
ックゲートには電圧ＨＶが印加されており、そのソース
端子が、トライステートバッファ５３及びＦＥＴ２４の
ゲート端子の接続点に接続されている。尚、かかるレベ
ルシフト回路２３ａには論理ゲート駆動用電源電圧ＶL
よりも大なる電圧レベルの電圧ＨＶの電源が供給されて
いる。
【００１８】かかるレベルシフト回路２３ａの構成にお
いて、供給されたイネーブル信号Ａの論理が「０」の場
合は、トライステートバッファ５３がディスエーブル状
態となり、かつＦＥＴ５２がオン状態となるので、電圧
レベルＨＶの信号がＦＥＴ２４のゲート端子に供給され
る。尚、イネーブル信号Ａの論理が「１」の場合は、Ｆ
ＥＴ５２がオフ状態となってトライステートバッファ５
３がイネーブル状態となる。よって、この際、トライス
テートバッファ５３は、ＡＮＤゲート３１から供給され
た２値の電圧レベル信号の電圧レベルを夫々反転した信
号をＶLの電圧レベルにてＦＥＴ２４のゲート端子に供
給する。すなわち、ＡＮＤゲート３１から電圧レベルＶ
Lの信号が供給された場合は、これを電圧レベルＶssの
信号に反転してＦＥＴ２４のゲート端子に供給し、ＡＮ
Ｄゲート３１から電圧レベルＶssの信号が供給された場
合は、これを電圧レベルＶLの信号に反転してＦＥＴ２
４のゲート端子に供給するのである。
いて、供給されたイネーブル信号Ａの論理が「０」の場
合は、トライステートバッファ５３がディスエーブル状
態となり、かつＦＥＴ５２がオン状態となるので、電圧
レベルＨＶの信号がＦＥＴ２４のゲート端子に供給され
る。尚、イネーブル信号Ａの論理が「１」の場合は、Ｆ
ＥＴ５２がオフ状態となってトライステートバッファ５
３がイネーブル状態となる。よって、この際、トライス
テートバッファ５３は、ＡＮＤゲート３１から供給され
た２値の電圧レベル信号の電圧レベルを夫々反転した信
号をＶLの電圧レベルにてＦＥＴ２４のゲート端子に供
給する。すなわち、ＡＮＤゲート３１から電圧レベルＶ
Lの信号が供給された場合は、これを電圧レベルＶssの
信号に反転してＦＥＴ２４のゲート端子に供給し、ＡＮ
Ｄゲート３１から電圧レベルＶssの信号が供給された場
合は、これを電圧レベルＶLの信号に反転してＦＥＴ２
４のゲート端子に供給するのである。
【００１９】次に、ＦＥＴ２４のドレイン端子には高電
位側のドライバ出力用電圧としてＶＤＤが印加されてお
り、ＦＥＴ２６のソース端子には低電位側のドライバ出
力用電圧としでＶＳＳが印加されている。又、ＦＥＴ２
４はレベルシフト回路２３ａの出力であるＨＶ、ＶＬも
しくはＶＳＳ（ＨＶ≧ＶＬ＞ＶＳＳ）の電圧レベルの駆
動信号によりスイッチング動作を行うので、そのバック
ゲートに電圧ＨＶを印加する。これらＦＥＴ２４のソー
ス端子とＦＥＴ２６のドレイン端子とが接続されてお
り、この接続点Ｑからドライバ出力がなされる。尚、例
えば、かかる構成からなる出力ドライバを図１に示され
る出力ドライバ２に適用する場合には、上記ＶＤＤは論
理ゲート駆動用電源電圧ＶＬ１となり、又、出力ドライ
バ４に適用する場合には、上記ＶＤＤは論理ゲート駆動
用電源電圧ＶＬ２となる。
位側のドライバ出力用電圧としてＶＤＤが印加されてお
り、ＦＥＴ２６のソース端子には低電位側のドライバ出
力用電圧としでＶＳＳが印加されている。又、ＦＥＴ２
４はレベルシフト回路２３ａの出力であるＨＶ、ＶＬも
しくはＶＳＳ（ＨＶ≧ＶＬ＞ＶＳＳ）の電圧レベルの駆
動信号によりスイッチング動作を行うので、そのバック
ゲートに電圧ＨＶを印加する。これらＦＥＴ２４のソー
ス端子とＦＥＴ２６のドレイン端子とが接続されてお
り、この接続点Ｑからドライバ出力がなされる。尚、例
えば、かかる構成からなる出力ドライバを図１に示され
る出力ドライバ２に適用する場合には、上記ＶＤＤは論
理ゲート駆動用電源電圧ＶＬ１となり、又、出力ドライ
バ４に適用する場合には、上記ＶＤＤは論理ゲート駆動
用電源電圧ＶＬ２となる。
【００２０】以上の如き、ＦＥＴ２４及び２６による構
成にて相補形インバータ出力段を形成する。かかる構成
において、ＦＥＴ２４及びＦＥＴ２６の夫々のゲート端
子に電圧レベルＶssの信号が供給された場合は、ＦＥＴ
２４のみがオン状態となりその接続点Ｑから電圧レベル
ＶDDのドライバ出力を行う。又、ＦＥＴ２４及びＦＥＴ
２６の夫々のゲート端子に電圧レベルＶLの信号が供給
された場合は、ＦＥＴ２６のみがオン状態となりその接
続点Ｑから電圧レベルＶSSのドライバ出力を行う。又、
ＦＥＴ２４のゲート端子に電圧レベルＨＶの信号が供給
され、かつＦＥＴ２６のゲート端子に電圧レベルＶSSの
信号が供給された場合は、ＦＥＴ２４及びＦＥＴ２６共
にオフ状態となり、接続点Ｑはハイインピーダンス状態
となる。
成にて相補形インバータ出力段を形成する。かかる構成
において、ＦＥＴ２４及びＦＥＴ２６の夫々のゲート端
子に電圧レベルＶssの信号が供給された場合は、ＦＥＴ
２４のみがオン状態となりその接続点Ｑから電圧レベル
ＶDDのドライバ出力を行う。又、ＦＥＴ２４及びＦＥＴ
２６の夫々のゲート端子に電圧レベルＶLの信号が供給
された場合は、ＦＥＴ２６のみがオン状態となりその接
続点Ｑから電圧レベルＶSSのドライバ出力を行う。又、
ＦＥＴ２４のゲート端子に電圧レベルＨＶの信号が供給
され、かつＦＥＴ２６のゲート端子に電圧レベルＶSSの
信号が供給された場合は、ＦＥＴ２４及びＦＥＴ２６共
にオフ状態となり、接続点Ｑはハイインピーダンス状態
となる。
【００２１】ここで、以上の如き、本発明の他の実施例
による出力ドライバを図１の構成に適用した場合を考え
る。この際、各出力ドライバのＦＥＴ２４のバックゲー
トには、論理ゲート駆動用電源電圧ＶＬ以上の電圧レベ
ルである電圧ＨＶが印加されでいる。従って、この電圧
ＨＶ以下の値であるならば、出力端子６に如何なる電圧
が印加されていても、この出力端子６を介してＦＥＴ２
４のバックゲートに逆電流が流れてしまうことはない。
よって、上記図３に示される出力ドライバは、自分自身
よりも高電圧を出力する他の出力ドライバとワイヤード
接続を行っても誤動作することは無いのである。
による出力ドライバを図１の構成に適用した場合を考え
る。この際、各出力ドライバのＦＥＴ２４のバックゲー
トには、論理ゲート駆動用電源電圧ＶＬ以上の電圧レベ
ルである電圧ＨＶが印加されでいる。従って、この電圧
ＨＶ以下の値であるならば、出力端子６に如何なる電圧
が印加されていても、この出力端子６を介してＦＥＴ２
４のバックゲートに逆電流が流れてしまうことはない。
よって、上記図３に示される出力ドライバは、自分自身
よりも高電圧を出力する他の出力ドライバとワイヤード
接続を行っても誤動作することは無いのである。
【００２２】さらに、本発明の他の実施例による出力ド
ライバにおいては、イネーブル信号が供給されていない
時は、ＦＥＴ５２をオン状態にしこれによりＦＥＴ２４
のゲート端子に電圧ＨＶを印加してＦＥＴ２４をオフ状
態とする構成とし、イネーブル状態時は、トライステー
トバッファ５３を介した信号によりＦＥＴ２４のスイッ
チング動作制御を行う構成としている。
ライバにおいては、イネーブル信号が供給されていない
時は、ＦＥＴ５２をオン状態にしこれによりＦＥＴ２４
のゲート端子に電圧ＨＶを印加してＦＥＴ２４をオフ状
態とする構成とし、イネーブル状態時は、トライステー
トバッファ５３を介した信号によりＦＥＴ２４のスイッ
チング動作制御を行う構成としている。
【００２３】よって、本発明の他の実施例による出力ド
ライバによれば、図２におけるレベルシフタ２３の如
き、ＡＮＤゲート３１からの駆動信号自体を常時レベル
シフトしてＦＥＴ２４のスイッチング動作制御を行うも
のに比べて伝搬速度が速く、さらに、レベルシフタ２３
で消費されるＨＶ電源の消費電流を減少させることが出
来る。
ライバによれば、図２におけるレベルシフタ２３の如
き、ＡＮＤゲート３１からの駆動信号自体を常時レベル
シフトしてＦＥＴ２４のスイッチング動作制御を行うも
のに比べて伝搬速度が速く、さらに、レベルシフタ２３
で消費されるＨＶ電源の消費電流を減少させることが出
来る。
【００２４】
【発明の効果】上記したことから明らかな如く、本発明
による相補形ＦＥＴを用いたドライバ装置においては、
相補形インバータ出力段における高電位側ＦＥＴのバッ
クゲートに、かかる相補形インバータ出力段を駆動すべ
く生成された駆動信号の電圧レベルよりも大なる電圧レ
ベルのバックゲート電圧を印加し、かかる駆動信号の電
圧レベルを上述のバックゲート電圧と同一電圧レベルに
レベルシフトした駆動信号により上述の高電位側ＦＥＴ
の動作制御を行う構成としている。
による相補形ＦＥＴを用いたドライバ装置においては、
相補形インバータ出力段における高電位側ＦＥＴのバッ
クゲートに、かかる相補形インバータ出力段を駆動すべ
く生成された駆動信号の電圧レベルよりも大なる電圧レ
ベルのバックゲート電圧を印加し、かかる駆動信号の電
圧レベルを上述のバックゲート電圧と同一電圧レベルに
レベルシフトした駆動信号により上述の高電位側ＦＥＴ
の動作制御を行う構成としている。
【００２５】従って、高電位側出力用ＦＥＴのバックゲ
ートに印加されている電圧は、上述の駆動信号よりも大
なる電圧レベルであるので、例えワイヤード接続等によ
り他の出力ドライバから送出された信号の電圧レベル
が、この出力ドライバにおける論理ゲートの出力電圧レ
ベルよりも大なる電圧レベルであっても、高電位側出力
用ＦＥＴのバックゲートに逆電流が流れることはない。
ートに印加されている電圧は、上述の駆動信号よりも大
なる電圧レベルであるので、例えワイヤード接続等によ
り他の出力ドライバから送出された信号の電圧レベル
が、この出力ドライバにおける論理ゲートの出力電圧レ
ベルよりも大なる電圧レベルであっても、高電位側出力
用ＦＥＴのバックゲートに逆電流が流れることはない。
【００２６】よって、本発明による相補形ＦＥＴを用い
たドライバ装置によれば、誤動作することなく、互いに
出力電圧レベルの異なる出力ドライバ同士をワイヤード
接続して使用することが可能となるのである。
たドライバ装置によれば、誤動作することなく、互いに
出力電圧レベルの異なる出力ドライバ同士をワイヤード
接続して使用することが可能となるのである。
【図１】複数の出力ドライバをワイヤード接続した構成
を示す図である。
を示す図である。
【図２】本発明による相補形ＦＥＴを用いたドライバ装
置の構成を示す図である。
置の構成を示す図である。
【図３】本発明の他の実施例による相補形ＦＥＴを用い
たドライバ装置の構成を示す図である。
たドライバ装置の構成を示す図である。
【主要部分の符号の説明】 ２３ レベルシフタ ２３ａ レベルシフト回路
Claims (1)
- 【請求項１】 互いに逆導電性の導電チャネルを各々が
有する一対のＦＥＴからなる相補形インバータ出力段
と、前記相補形インバータ出力段を駆動すべき駆動信号
を生成する駆動段とを含む相補形ＦＥＴを用いたドライ
バ装置であって、 前記相補形インバータ出力段の高電位側のＦＥＴのバッ
クゲートに前記駆動信号よりも大なる電圧レベルのバッ
クゲート電圧を印加する手段と、イネーブル信号が供給されている間は前記駆動信号を前
記高電位側のＦＥＴのゲート端子に中継供給する一方、
前記イネーブル信号が供給されていない間は前記駆動信
号を前記ゲート端子に中継せずに高出力インピーダンス
を呈するトライステートバッファと 、前記イネーブル信号が供給されていない間は前記ゲート
端子に前記バックゲート電圧と同一レベルの電圧を印加
する電圧印加手段と、 を有することを特徴とする相補形
ＦＥＴを用いたドライバ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130233A JP2920043B2 (ja) | 1993-06-01 | 1993-06-01 | 相補形ｆｅｔを用いたドライバ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130233A JP2920043B2 (ja) | 1993-06-01 | 1993-06-01 | 相補形ｆｅｔを用いたドライバ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06343034A JPH06343034A (ja) | 1994-12-13 |
| JP2920043B2 true JP2920043B2 (ja) | 1999-07-19 |
Family
ID=15029300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130233A Expired - Lifetime JP2920043B2 (ja) | 1993-06-01 | 1993-06-01 | 相補形ｆｅｔを用いたドライバ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920043B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952847A (en) * | 1996-06-25 | 1999-09-14 | Actel Corporation | Multiple logic family compatible output driver |
| TW511335B (en) | 1998-06-09 | 2002-11-21 | Mitsubishi Electric Corp | Integrated circuit |
| ATE378734T1 (de) * | 1999-09-30 | 2007-11-15 | Imec Inter Uni Micro Electr | Verfahren und vorrichtung zur pegelverschiebung |
| JP4967801B2 (ja) * | 2007-05-17 | 2012-07-04 | ソニー株式会社 | 電源装置および電源装置の動作方法 |
| JP5569462B2 (ja) * | 2011-05-06 | 2014-08-13 | 富士通セミコンダクター株式会社 | 出力バッファ回路及び入出力バッファ回路 |
| JP6318908B2 (ja) * | 2014-06-24 | 2018-05-09 | 株式会社ソシオネクスト | インターフェース回路 |
| KR102277176B1 (ko) * | 2015-02-23 | 2021-07-15 | 한국전자통신연구원 | 레벨 시프터 회로 |
| TWI552142B (zh) | 2015-03-20 | 2016-10-01 | 矽創電子股份有限公司 | 閘極驅動電路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2741712B2 (ja) * | 1989-12-22 | 1998-04-22 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPH0567963A (ja) * | 1991-09-06 | 1993-03-19 | Hitachi Ltd | 論理集積回路 |
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
| JP3038094B2 (ja) * | 1992-12-24 | 2000-05-08 | 三菱電機株式会社 | 半導体集積回路装置の出力回路 |
-
1993
- 1993-06-01 JP JP5130233A patent/JP2920043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06343034A (ja) | 1994-12-13 |
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