JPS6281118A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPS6281118A JPS6281118A JP60220555A JP22055585A JPS6281118A JP S6281118 A JPS6281118 A JP S6281118A JP 60220555 A JP60220555 A JP 60220555A JP 22055585 A JP22055585 A JP 22055585A JP S6281118 A JPS6281118 A JP S6281118A
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- JP
- Japan
- Prior art keywords
- input
- channel mos
- pull
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はｃＭｏｓ（相補型絶縁ゲー））ＬＳＩでｆｌｌ
［ｉ１２したマイクロコンピュータ・システムのＣＰＵ
（中央演算処理装置１）や、メモリなどの集積回路の入
出力部に広く利用できる入出力回路に関する。
［ｉ１２したマイクロコンピュータ・システムのＣＰＵ
（中央演算処理装置１）や、メモリなどの集積回路の入
出力部に広く利用できる入出力回路に関する。
本発明は、ｃＭｏｓで構成され几集積回路の入出力回路
次間し、出力用トライステート・バヴファが高インピー
ダンス状態になった時だ、その入出力端子の電圧レベル
を高低どちらかのレベルＫｍ持することにより、端子電
位ｈｔ不安定となることを防止し、無駄な電力消費をな
くシ几ものである。
次間し、出力用トライステート・バヴファが高インピー
ダンス状態になった時だ、その入出力端子の電圧レベル
を高低どちらかのレベルＫｍ持することにより、端子電
位ｈｔ不安定となることを防止し、無駄な電力消費をな
くシ几ものである。
従来、特開昭６０−５４５１９号公報に記載され、第２
図に示すように、入出力端子の電圧レベルを少持するた
めのアクティブにプルアップ又はプルダウンする回路を
有する入出力回路が知られてい友。
図に示すように、入出力端子の電圧レベルを少持するた
めのアクティブにプルアップ又はプルダウンする回路を
有する入出力回路が知られてい友。
〔発明が解決しようとする問題点及び目的〕しかし、前
述の従来技術では、ボンディング・パ・・ドの電圧レベ
ル穆持を必要とする出力用トライステート・バ９ファの
高インピーダンス状態だけではなく、トライステート−
バッファからの出力状態においても、プルアップ又はプ
ルダウン回路ｈ″−作動し、第２図のプルアップトラン
ジスタ１０又はプルダウントランジスタ１２のどちらか
がオンしている。この九め出力ｂ”−高レベルから低レ
ベルへあるいはその逆の変化をする過渡的状態ではショ
ート電流ｈｔ流れ、無駄な電力消費を有するという問題
点があった。
述の従来技術では、ボンディング・パ・・ドの電圧レベ
ル穆持を必要とする出力用トライステート・バ９ファの
高インピーダンス状態だけではなく、トライステート−
バッファからの出力状態においても、プルアップ又はプ
ルダウン回路ｈ″−作動し、第２図のプルアップトラン
ジスタ１０又はプルダウントランジスタ１２のどちらか
がオンしている。この九め出力ｂ”−高レベルから低レ
ベルへあるいはその逆の変化をする過渡的状態ではショ
ート電流ｈｔ流れ、無駄な電力消費を有するという問題
点があった。
そこで、本発明は従来のこのような問題点を解決するも
ので、その目的とするところは無駄な消費電力ｈｔない
入出力回路を提供するものである。
ので、その目的とするところは無駄な消費電力ｈｔない
入出力回路を提供するものである。
本発明の入出力回路は、従来の技術のアクティブにプル
アップヌはプルダウンする回路の第１の固定電位端子と
ＰチャンネルＭＯＳ）ランジスタ間に、ＰチャンネルＭ
ＯＳトランジスタを直列層続し、そのゲートに出カイネ
ーブル償号０２と同期し、ＯＩＣと同レベルの信号を印
加し、ま次＠２の固定電位端子とＮチャンネルＭＯＳ）
ランジスタ間に、ＮチャンネルＭＯＳ）ランジスタを直
列接続し、そのゲートにＯＫに同期し、ＯＥの反転信号
を印加する回路構成を有することを特徴とする。
アップヌはプルダウンする回路の第１の固定電位端子と
ＰチャンネルＭＯＳ）ランジスタ間に、ＰチャンネルＭ
ＯＳトランジスタを直列層続し、そのゲートに出カイネ
ーブル償号０２と同期し、ＯＩＣと同レベルの信号を印
加し、ま次＠２の固定電位端子とＮチャンネルＭＯＳ）
ランジスタ間に、ＮチャンネルＭＯＳ）ランジスタを直
列接続し、そのゲートにＯＫに同期し、ＯＥの反転信号
を印加する回路構成を有することを特徴とする。
本発明の上記構成によれば、トライステー）−バッファ
の出力時には、プルアップ又はプルダウン回路は作動せ
ず、トライステート・パ９ファが高インピーダンス状態
となりｔ時の入ポンディング・バ・ドのプルアップ又は
プルダウンを行なう。
の出力時には、プルアップ又はプルダウン回路は作動せ
ず、トライステート・パ９ファが高インピーダンス状態
となりｔ時の入ポンディング・バ・ドのプルアップ又は
プルダウンを行なう。
第１図は本発明における入出力回路図であって０ＭＯＳ
ＬＳＩ構成のＣＰＨの双方向データｅノくスの入出力部
（入力保護抵抗やダイオード等は省略してちる）を示し
たものである。
ＬＳＩ構成のＣＰＨの双方向データｅノくスの入出力部
（入力保護抵抗やダイオード等は省略してちる）を示し
たものである。
２けボンディング・パッドであり、３はボンディング・
パッド２の信号を内部にバッファして取り込むための入
力用バッファであり、４け内部の信号）を外部にトライ
ステートで出力する几めの出力用トライステートｅバー
／７アである。５けＣＭＯＥｉインバータであり、４０
．４１はそれぞれ出力ドライバ用のＰチャンネル、Ｎチ
ャンネルＭＯＳトランジスタであり、４２はＮＯＲゲー
ト、４３はＮＡＮＤゲート、４４〜４６はインバータで
ある。
パッド２の信号を内部にバッファして取り込むための入
力用バッファであり、４け内部の信号）を外部にトライ
ステートで出力する几めの出力用トライステートｅバー
／７アである。５けＣＭＯＥｉインバータであり、４０
．４１はそれぞれ出力ドライバ用のＰチャンネル、Ｎチ
ャンネルＭＯＳトランジスタであり、４２はＮＯＲゲー
ト、４３はＮＡＮＤゲート、４４〜４６はインバータで
ある。
１はボンディング・パ・ｌドをツルア９プ又はプルダウ
ンする回路であり、１０はインバータ、１１１２はＰチ
ャンネルＭＯＳ）ランジスタ、１３゜１４けＮチャンネ
ルＭＯＳ）ランジスタである。
ンする回路であり、１０はインバータ、１１１２はＰチ
ャンネルＭＯＳ）ランジスタ、１３゜１４けＮチャンネ
ルＭＯＳ）ランジスタである。
５けプールアップ又はプルダウンする回路を制御する回
路であり、５１．５２はインバータである。５１の入力
端子け４のＯＥ端子に接続され、５１の出力端子け１４
のＮチャンネルＭＯＳ）ランジスタのゲー）Ｋ接続され
ており、５２の入力端子け５１の出力端子に、５２の出
力端子は１２のＰチャンネルＭＯＳ）ランジスタのゲー
トに接続されている。
路であり、５１．５２はインバータである。５１の入力
端子け４のＯＥ端子に接続され、５１の出力端子け１４
のＮチャンネルＭＯＳ）ランジスタのゲー）Ｋ接続され
ており、５２の入力端子け５１の出力端子に、５２の出
力端子は１２のＰチャンネルＭＯＳ）ランジスタのゲー
トに接続されている。
次に第１図の実施例の動作について説明する。
出力用トライステート・バッファ４はＯＥがＨレベルの
時、内部の信号）を反転して、低インピーダンスでボン
ディング豊パヴド２に出力している。
時、内部の信号）を反転して、低インピーダンスでボン
ディング豊パヴド２に出力している。
この時、１のプルアップ又はプルダウンする回路では、
１２のＰチャンネルＭＯＳ）ランジスタのゲート信号が
Ｈレベル、１３のＮチャンネルＭＯＳトランジスタのゲ
ート信号はＬレベルとなっている几め１２，１３の両方
のトランジスタともオフし次状態にあり、ボンディング
・パッド２の電圧をプルアップ又はプルダウンする状態
とけなり得ない。次１ｃＯＥがＬレベルとなると、トラ
イステート・バッファ４けトランジスタ４０．４１＃Ｌ
共にオフし、高インピーダンス状態となる。この時１の
プルアップ又はプルダウンする回路では、トランジスタ
１２．１４が共にオンされ、ポンディング・パッド２の
電圧レベル２により、インバータ１０が即座に反転して
、１１．１３のどちらかのトランジスタをオンし、ポン
ディング・パッドの電圧をプルアップ又はプルダウンさ
せ、ボンディング・パッド２の電圧レベルを安定な状態
だ維持することｈｓできる。
１２のＰチャンネルＭＯＳ）ランジスタのゲート信号が
Ｈレベル、１３のＮチャンネルＭＯＳトランジスタのゲ
ート信号はＬレベルとなっている几め１２，１３の両方
のトランジスタともオフし次状態にあり、ボンディング
・パッド２の電圧をプルアップ又はプルダウンする状態
とけなり得ない。次１ｃＯＥがＬレベルとなると、トラ
イステート・バッファ４けトランジスタ４０．４１＃Ｌ
共にオフし、高インピーダンス状態となる。この時１の
プルアップ又はプルダウンする回路では、トランジスタ
１２．１４が共にオンされ、ポンディング・パッド２の
電圧レベル２により、インバータ１０が即座に反転して
、１１．１３のどちらかのトランジスタをオンし、ポン
ディング・パッドの電圧をプルアップ又はプルダウンさ
せ、ボンディング・パッド２の電圧レベルを安定な状態
だ維持することｈｓできる。
以上述べ友ように、本発明によれば、トライ、ステート
ーバッファの高インピーダンス状態にの入動作するプル
アップ又はプルダウンする回路を用いることにより、出
力時のショート電流をなくすことにより、消費電力の少
ない入出力回路を実現できる。
ーバッファの高インピーダンス状態にの入動作するプル
アップ又はプルダウンする回路を用いることにより、出
力時のショート電流をなくすことにより、消費電力の少
ない入出力回路を実現できる。
第１図は本発明の入出力部の回路図。
第２図は従来の入出力部の回路図。
１・・・・・・プル、アップ又はプルダウンする回路。
２・・・・・・ボンディング、パッド
３・・・・・・入力用バッファ
４・曲・トライステート・バッファ
５・・四プルアップ又はプルダウンする回路を制御する
回路 以 上
回路 以 上
Claims (1)
- 【特許請求の範囲】 ボンディング・パッドに印加された信号を入力とする入
力用ボンディング・パッドと、上記ボンディング・パッ
ドに内部の信号を出力する出力用トライステート・バッ
ファと、ボンディング・パッドを内部の信号に同期して
選択的にプルアップ又はプルダウンする回路から成り、 上記プルアップ又はプルダウンする回路は、第１のＣＭ
ＯＳインバータと、電源の第１の固定電位端子と上記イ
ンバータの入力端子間に直列接続された複数個のＰチャ
ンネルＭＯＳトランジスタと、電源の第２の固定電位端
子と上記インバータの入力端子間に直列接続された複数
個のＮチャンネルＭＯＳトランジスタにより構成され、
第１のＰチャンネルＭＯＳトランジスタのゲートおよび
第１のＮチャンネルＭＯＳトランジスタのゲートは、上
記インバータの出力端子に接続され、残りのＰチャンネ
ルＭＯＳトランジスタのゲートには内部の制御信号が、
残りのＮチャンネルＭＯＳトランジスタのゲートには、
上記制御信号の反転信号が印加された回路であり、 上記インバータの入力と上記入力用バッファの入力とを
接続して成ることを特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220555A JPS6281118A (ja) | 1985-10-03 | 1985-10-03 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220555A JPS6281118A (ja) | 1985-10-03 | 1985-10-03 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281118A true JPS6281118A (ja) | 1987-04-14 |
Family
ID=16752828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220555A Pending JPS6281118A (ja) | 1985-10-03 | 1985-10-03 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200719A (ja) * | 1988-02-03 | 1989-08-11 | Hitachi Ltd | 半導体集積回路 |
| JPH04152714A (ja) * | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | Ｃｍｏｓゲートアレイ |
-
1985
- 1985-10-03 JP JP60220555A patent/JPS6281118A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200719A (ja) * | 1988-02-03 | 1989-08-11 | Hitachi Ltd | 半導体集積回路 |
| JPH04152714A (ja) * | 1990-10-16 | 1992-05-26 | Mitsubishi Electric Corp | Ｃｍｏｓゲートアレイ |
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