JPS6054519A - 入出力回路 - Google Patents

入出力回路

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Publication number
JPS6054519A
JPS6054519A JP58163501A JP16350183A JPS6054519A JP S6054519 A JPS6054519 A JP S6054519A JP 58163501 A JP58163501 A JP 58163501A JP 16350183 A JP16350183 A JP 16350183A JP S6054519 A JPS6054519 A JP S6054519A
Authority
JP
Japan
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input
output
pad
inverter
pulled
Prior art date
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Pending
Application number
JP58163501A
Other languages
English (en)
Inventor
Masaru Uya
宇屋　優
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP58163501A priority Critical patent/JPS6054519A/ja
Publication of JPS6054519A publication Critical patent/JPS6054519A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

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  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は０ＭＯ８（相補型絶縁ゲート）トランジスタ構
成の集積回路の入出力回路に関し特に、出力用トライス
テルト・バッファが高出力インピーダンス状態になった
時に、その入出力回路に接続されているボンディング・
パッドを高低いずれかのレベルに保持し、入力信号が不
安定となることを防止した入出力回路に関するものであ
る。従って、本発明は０ＭＯ８構成のマイクロコンピュ
ータ・システムのＣＰＵ（中央演算処理装置）やメモリ
などの入出力部に広く利用できる。
従来例の構成とその問題点 従来のＣＭＯ３集積回路の入出力回路の例を第１図に示
す。同図はＣＰＵの双方向データ・バスの入出力部の要
部を示したものである。
２はボンディング・バンドであり、３はボンディング・
パッド２の信号を内部にバッファして取り込むための入
力用バッファであり、４は内部の信号Ｄ０を外部にトラ
イステートで出力するだめのの出力用トライステート・
バッファである。３は０ＭＯ９）ランジスタ構成のイン
バータで実現され、回路閾値電圧は約１．６ｖに設定さ
れている。
４０．４１はそれぞれ出力ドライバー用のＰチャネル、
ｎチャネルＭＯＳトランジスタであり、４２はＮＯＲゲ
ート、４３はＮＡＮＤゲート、４４〜４６はインバータ
である。出力用トライステートバッファ４は出力イネー
ブル信号○Ｅが高論理レベル（Ｈレベルと略記する）の
とき、内部の信号Ｄ０を反転して低インピーダンスでボ
ンディング・パッド２に出力し、ＱＥが低論理レベル（
Ｌレベルと略記する）のとき、トランジスタ４０．４１
が共にオフして高出力インピーダンスとなる。
さて、ボンディング・パッド２は通常外部のデータ・バ
スに接続され、データが双方向に往来している。ＯＥが
Ｌレベルの状態で、かつボンディング・パッド２が外部
のどこからもドライブされていないときには、ボンディ
ング・パッド２は高インピーダンスとなり、電圧レベル
が不安定となって、ボンディング・パッド２に接続され
ている全ての入力（入力用バッファ３も含め）に異常な
信号を取シ込ませたり、発振させたりするトラブルが発
生する。
発明の目的 本発明は、上述の如き従来の欠点を除去し、無駄な電力
消費のない双方向の入出力回路を提供することを目的と
する。
発明の構成 本発明は、双方向の入出力回路に接続されたボンディン
グ・パッドを常にアクティブにプルアップ又はプルダウ
ンする回路を付加することによって、電位を安定化し、
上記トラブルの起こらない入出力回路を実現するもので
ある。
実施例の説明 第２図に本発明の実施例を示す。
同図は、ＣＭＯ８集積回路のＣＰＵの双方向データ・バ
スの入出力部の要部（入力保護抵抗やダイオード等は省
略しである）を示したものであり、２〜４は第１図の２
〜４と全く同じ構成物である。
１はボンディング・パッド２をアクティブにプルアップ
又はプルダウンする回路であシ、１０は０ＭＯ８）ラン
ジスタ構成のインバータであシ、１１はプルアップ用Ｐ
チャネルＭＯ８）ランジスタ、１２はプルダウン用ｎチ
ャネルＭＯ８）ランジスタである。トランジスタ１１．
１２のオン抵抗は比較的大きい。
即ち、これらのオン抵抗は、ボンディング・パッド２を
ドライブする全てのドライバー（出力用トライステート
・バッファ４を含めて）が十分にドライブできるように
設計されていて、通常１０に〜ｅｓｏｋΩ、程度に設定
されている。１はフリップ・フロップを形成していて、
２つの状態（１１がオンで１２がオン、１１がオフで１
２がオン）を取り得る。
次に、第２図実施例の動作について説明する。
初めに、ＯＥがＬレベルで４が高出力インピーダンスで
、トランジスタ１１がオン、１２がオフで、パッド２の
電圧がｖＤＤにプルアップされているとする。ＤｏをＨ
レベルとし、ｏＥをＨレベルとすると、トランジスタ４
１がオンする。このトキ、トランジスタ４１０オン抵抗
（通常１ｏ○Ω以下）がトランジスタ１１のそれより十
分小さいから、パッド２の電圧はほぼ■ｓｓ　となり、
インバータ１０が即座に反転してトランジスタ１１をオ
フ。
１２をオンする。その後、ＯＥがＬレベルになっても、
パッド２の電圧は、オンしたトランジスタ１２によって
プルダウンされた状態になったままである。この逆の過
程も全く同様である。
発明の効果 以上述べたように、本発明によれば、定常的直流電流を
流すことなしにボンディング・パッドを常にプルアップ
又はプルダウンした状態にすることによって、不安定な
信号の取り込みや発振などのトラブルを解消することの
できる入出力回路が実現できて、極めて価値の高いもの
である。
【図面の簡単な説明】
第１図は従来例の入出力部の具体的回路図、第２図は本
発明の一実施例の入出力部の具体的回路図である。

Claims (2)

    【特許請求の範囲】
  1. （１）ボンディング・パッドに印加された信号を入力と
    する入力用バッファと、上記ボンディング・パッドに内
    部の信号を出力する出力用トライステート・バッファと
    、第１のインバータと、ゲートに上記第１のインバータ
    の出方信号が印加され、ドレインが上記第１のインバー
    タの入力に接続され、ソースが第１の定電位点に接続さ
    れたＰチャネルＭＯ８Ｉ−ランジスタと、ゲートに上記
    第１のインパークの出力信号が印加され、ドレインが上
    記第１のイドパークの入力に接続され、ソースが第２の
    定電位点に接続されたｎチャネルＭＯ８）ランジスタと
    を具備し、上記第１のインバータの入力と上記入力用バ
    ッファの入力とを接続して成ることを特徴とする人出カ
    回路。
  2. （２）上記Ｐチャネル・トランジスタと上記ｎチャネル
    ・トランジスタのオン抵抗が比較的大きいことを特徴と
    する特許請求の範囲第１項記載の入出力回路。
JP58163501A 1983-09-05 1983-09-05 入出力回路 Pending JPS6054519A (ja)

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